TimeQuest Timing Analyzer report for test_uart Tue Jul 15 16:27:12 2025 Quartus II 64-Bit Version 13.0.0 Build 156 04/24/2013 SJ Full Version --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. TimeQuest Timing Analyzer Summary 3. Parallel Compilation 4. SDC File List 5. Clocks 6. Slow 1200mV 85C Model Fmax Summary 7. Timing Closure Recommendations 8. Slow 1200mV 85C Model Setup Summary 9. Slow 1200mV 85C Model Hold Summary 10. Slow 1200mV 85C Model Recovery Summary 11. Slow 1200mV 85C Model Removal Summary 12. Slow 1200mV 85C Model Minimum Pulse Width Summary 13. Slow 1200mV 85C Model Setup: 'pll_inst|auto_generated|pll1|clk[0]' 14. Slow 1200mV 85C Model Setup: 'pll_inst|auto_generated|pll1|clk[3]' 15. Slow 1200mV 85C Model Setup: 'PIN_HSI' 16. Slow 1200mV 85C Model Hold: 'pll_inst|auto_generated|pll1|clk[3]' 17. Slow 1200mV 85C Model Hold: 'PIN_HSI' 18. Slow 1200mV 85C Model Hold: 'pll_inst|auto_generated|pll1|clk[0]' 19. Slow 1200mV 85C Model Minimum Pulse Width: 'pll_inst|auto_generated|pll1|clk[0]' 20. Slow 1200mV 85C Model Minimum Pulse Width: 'pll_inst|auto_generated|pll1|clk[3]' 21. Slow 1200mV 85C Model Minimum Pulse Width: 'PIN_HSI' 22. Slow 1200mV 85C Model Minimum Pulse Width: 'PIN_HSE' 23. Setup Times 24. Hold Times 25. Clock to Output Times 26. Minimum Clock to Output Times 27. Output Enable Times 28. Minimum Output Enable Times 29. Output Disable Times 30. Minimum Output Disable Times 31. Slow 1200mV 85C Model Metastability Report 32. Slow 1200mV 0C Model Fmax Summary 33. Slow 1200mV 0C Model Setup Summary 34. Slow 1200mV 0C Model Hold Summary 35. Slow 1200mV 0C Model Recovery Summary 36. Slow 1200mV 0C Model Removal Summary 37. Slow 1200mV 0C Model Minimum Pulse Width Summary 38. Slow 1200mV 0C Model Setup: 'pll_inst|auto_generated|pll1|clk[0]' 39. Slow 1200mV 0C Model Setup: 'pll_inst|auto_generated|pll1|clk[3]' 40. Slow 1200mV 0C Model Setup: 'PIN_HSI' 41. Slow 1200mV 0C Model Hold: 'pll_inst|auto_generated|pll1|clk[3]' 42. Slow 1200mV 0C Model Hold: 'PIN_HSI' 43. Slow 1200mV 0C Model Hold: 'pll_inst|auto_generated|pll1|clk[0]' 44. Slow 1200mV 0C Model Minimum Pulse Width: 'pll_inst|auto_generated|pll1|clk[0]' 45. Slow 1200mV 0C Model Minimum Pulse Width: 'pll_inst|auto_generated|pll1|clk[3]' 46. Slow 1200mV 0C Model Minimum Pulse Width: 'PIN_HSI' 47. Slow 1200mV 0C Model Minimum Pulse Width: 'PIN_HSE' 48. Setup Times 49. Hold Times 50. Clock to Output Times 51. Minimum Clock to Output Times 52. Output Enable Times 53. Minimum Output Enable Times 54. Output Disable Times 55. Minimum Output Disable Times 56. Slow 1200mV 0C Model Metastability Report 57. Fast 1200mV 0C Model Setup Summary 58. Fast 1200mV 0C Model Hold Summary 59. Fast 1200mV 0C Model Recovery Summary 60. Fast 1200mV 0C Model Removal Summary 61. Fast 1200mV 0C Model Minimum Pulse Width Summary 62. Fast 1200mV 0C Model Setup: 'pll_inst|auto_generated|pll1|clk[0]' 63. Fast 1200mV 0C Model Setup: 'pll_inst|auto_generated|pll1|clk[3]' 64. Fast 1200mV 0C Model Setup: 'PIN_HSI' 65. Fast 1200mV 0C Model Hold: 'pll_inst|auto_generated|pll1|clk[3]' 66. Fast 1200mV 0C Model Hold: 'PIN_HSI' 67. Fast 1200mV 0C Model Hold: 'pll_inst|auto_generated|pll1|clk[0]' 68. Fast 1200mV 0C Model Minimum Pulse Width: 'pll_inst|auto_generated|pll1|clk[0]' 69. Fast 1200mV 0C Model Minimum Pulse Width: 'pll_inst|auto_generated|pll1|clk[3]' 70. Fast 1200mV 0C Model Minimum Pulse Width: 'PIN_HSI' 71. Fast 1200mV 0C Model Minimum Pulse Width: 'PIN_HSE' 72. Setup Times 73. Hold Times 74. Clock to Output Times 75. Minimum Clock to Output Times 76. Output Enable Times 77. Minimum Output Enable Times 78. Output Disable Times 79. Minimum Output Disable Times 80. Fast 1200mV 0C Model Metastability Report 81. Multicorner Timing Analysis Summary 82. Setup Times 83. Hold Times 84. Clock to Output Times 85. Minimum Clock to Output Times 86. Board Trace Model Assignments 87. Input Transition Times 88. Signal Integrity Metrics (Slow 1200mv 0c Model) 89. Signal Integrity Metrics (Slow 1200mv 85c Model) 90. Signal Integrity Metrics (Fast 1200mv 0c Model) 91. Setup Transfers 92. Hold Transfers 93. Report TCCS 94. Report RSKM 95. Unconstrained Paths 96. TimeQuest Timing Analyzer Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2013 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +--------------------------------------------------------------------------+ ; TimeQuest Timing Analyzer Summary ; +--------------------+-----------------------------------------------------+ ; Quartus II Version ; Version 13.0.0 Build 156 04/24/2013 SJ Full Version ; ; Revision Name ; test_uart ; ; Device Family ; Cyclone IV E ; ; Device Name ; EP4CE75F29C8 ; ; Timing Models ; Final ; ; Delay Model ; Combined ; ; Rise/Fall Delays ; Enabled ; +--------------------+-----------------------------------------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 8 ; ; Maximum allowed ; 4 ; ; ; ; ; Average used ; 2.50 ; ; Maximum used ; 4 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; ; Processors 2-4 ; 50.0% ; ; Processors 5-8 ; 0.0% ; +----------------------------+-------------+ +---------------------------------------------------+ ; SDC File List ; +---------------+--------+--------------------------+ ; SDC File Path ; Status ; Read at ; +---------------+--------+--------------------------+ ; test_uart.sdc ; OK ; Tue Jul 15 16:27:10 2025 ; +---------------+--------+--------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clocks ; +-------------------------------------+-----------+---------+------------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+---------+---------------------------------------+-----------------------------------------+ ; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ; +-------------------------------------+-----------+---------+------------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+---------+---------------------------------------+-----------------------------------------+ ; PIN_HSE ; Base ; 125.000 ; 8.0 MHz ; 0.000 ; 62.500 ; ; ; ; ; ; ; ; ; ; ; { PIN_HSE } ; ; PIN_HSI ; Base ; 100.000 ; 10.0 MHz ; 0.000 ; 50.000 ; ; ; ; ; ; ; ; ; ; ; { PIN_HSI } ; ; pll_inst|auto_generated|pll1|clk[0] ; Generated ; 4.166 ; 240.04 MHz ; 0.000 ; 2.083 ; 50.00 ; 1 ; 30 ; ; ; ; ; false ; PIN_HSE ; pll_inst|auto_generated|pll1|inclk[0] ; { pll_inst|auto_generated|pll1|clk[0] } ; ; pll_inst|auto_generated|pll1|clk[3] ; Generated ; 8.333 ; 120.0 MHz ; 0.000 ; 4.166 ; 50.00 ; 1 ; 15 ; ; ; ; ; false ; PIN_HSE ; pll_inst|auto_generated|pll1|inclk[0] ; { pll_inst|auto_generated|pll1|clk[3] } ; +-------------------------------------+-----------+---------+------------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+---------+---------------------------------------+-----------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Fmax Summary ; +------------+-----------------+-------------------------------------+---------------------------------------------------------------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+-------------------------------------+---------------------------------------------------------------+ ; 154.18 MHz ; 154.18 MHz ; pll_inst|auto_generated|pll1|clk[3] ; ; ; 368.87 MHz ; 250.0 MHz ; PIN_HSI ; limit due to minimum period restriction (max I/O toggle rate) ; ; 368.87 MHz ; 368.87 MHz ; pll_inst|auto_generated|pll1|clk[0] ; ; +------------+-----------------+-------------------------------------+---------------------------------------------------------------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. ---------------------------------- ; Timing Closure Recommendations ; ---------------------------------- HTML report is unavailable in plain text report export. +--------------------------------------------------------------+ ; Slow 1200mV 85C Model Setup Summary ; +-------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------------------------------------+--------+---------------+ ; pll_inst|auto_generated|pll1|clk[0] ; 1.455 ; 0.000 ; ; pll_inst|auto_generated|pll1|clk[3] ; 1.847 ; 0.000 ; ; PIN_HSI ; 97.289 ; 0.000 ; +-------------------------------------+--------+---------------+ +-------------------------------------------------------------+ ; Slow 1200mV 85C Model Hold Summary ; +-------------------------------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------------------------------------+-------+---------------+ ; pll_inst|auto_generated|pll1|clk[3] ; 0.426 ; 0.000 ; ; PIN_HSI ; 0.446 ; 0.000 ; ; pll_inst|auto_generated|pll1|clk[0] ; 0.446 ; 0.000 ; +-------------------------------------+-------+---------------+ ------------------------------------------ ; Slow 1200mV 85C Model Recovery Summary ; ------------------------------------------ No paths to report. ----------------------------------------- ; Slow 1200mV 85C Model Removal Summary ; ----------------------------------------- No paths to report. +--------------------------------------------------------------+ ; Slow 1200mV 85C Model Minimum Pulse Width Summary ; +-------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------------------------------------+--------+---------------+ ; pll_inst|auto_generated|pll1|clk[0] ; 1.679 ; 0.000 ; ; pll_inst|auto_generated|pll1|clk[3] ; 3.817 ; 0.000 ; ; PIN_HSI ; 49.777 ; 0.000 ; ; PIN_HSE ; 62.371 ; 0.000 ; +-------------------------------------+--------+---------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Setup: 'pll_inst|auto_generated|pll1|clk[0]' ; +-------+-------------------------------------------------------+------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+-------------------------------------------------------+------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; 1.455 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.644 ; ; 1.455 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.644 ; ; 1.455 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.644 ; ; 1.455 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.644 ; ; 1.455 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.644 ; ; 1.455 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.644 ; ; 1.455 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.644 ; ; 1.455 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.644 ; ; 1.545 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.554 ; ; 1.545 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.554 ; ; 1.545 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.554 ; ; 1.545 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.554 ; ; 1.545 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.554 ; ; 1.545 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.554 ; ; 1.545 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.554 ; ; 1.545 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.554 ; ; 1.605 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.344 ; 2.926 ; ; 1.605 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.344 ; 2.926 ; ; 1.605 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[9] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.344 ; 2.926 ; ; 1.605 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.344 ; 2.926 ; ; 1.605 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.344 ; 2.926 ; ; 1.605 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.344 ; 2.926 ; ; 1.605 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.344 ; 2.926 ; ; 1.605 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.344 ; 2.926 ; ; 1.633 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.466 ; ; 1.633 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.466 ; ; 1.633 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.466 ; ; 1.633 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.466 ; ; 1.633 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.466 ; ; 1.633 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.466 ; ; 1.633 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.466 ; ; 1.633 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.466 ; ; 1.641 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.458 ; ; 1.641 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.458 ; ; 1.641 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.458 ; ; 1.641 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.458 ; ; 1.641 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.458 ; ; 1.641 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.458 ; ; 1.641 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.458 ; ; 1.641 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.458 ; ; 1.644 ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.455 ; ; 1.644 ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.455 ; ; 1.644 ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; 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; 1.826 ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.273 ; ; 1.826 ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.273 ; ; 1.826 ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.273 ; ; 1.826 ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.273 ; ; 1.826 ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.088 ; 2.273 ; ; 1.826 ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; 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8.332 ; 0.228 ; 1.967 ; ; 6.687 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|prdata[8] ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[0] ; 8.332 ; 0.228 ; 1.894 ; ; 7.032 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|prdata[6] ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[0] ; 8.332 ; 0.227 ; 1.548 ; +-------+-------------------------------------------------------+------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Setup: 'pll_inst|auto_generated|pll1|clk[3]' ; +-------+------------------------------------------------------------------------------------+------------------------------------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+------------------------------------------------------------------------------------+------------------------------------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; 1.847 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|paddr[3] ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|apb_prdata[0] ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[3] ; 8.333 ; -0.084 ; 6.423 ; ; 2.098 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|paddr[5] ; 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pll_inst|auto_generated|pll1|clk[3] ; 8.333 ; -0.089 ; 5.566 ; ; 2.699 ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|baud_gen:u_baud|baud16 ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[1]|overrun_error ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[3] ; 8.333 ; -0.089 ; 5.566 ; ; 2.704 ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_tx:u_tx[5]|tx_bit ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_tx:u_tx[5]|tx_shift_reg[7] ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[3] ; 8.333 ; -0.106 ; 5.544 ; +-------+------------------------------------------------------------------------------------+------------------------------------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Setup: 'PIN_HSI' ; +--------+------------------------------------------------------+------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+------------------------------------------------------+------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; 97.289 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; PIN_HSI ; PIN_HSI ; 100.000 ; -0.088 ; 2.644 ; ; 97.289 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; PIN_HSI ; PIN_HSI ; 100.000 ; -0.088 ; 2.644 ; ; 97.289 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; PIN_HSI ; PIN_HSI ; 100.000 ; -0.088 ; 2.644 ; ; 97.289 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; 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Slow 1200mV 85C Model Hold: 'pll_inst|auto_generated|pll1|clk[0]' ; +-------+-------------------------------------------------------+------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+-------------------------------------------------------+------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; 0.446 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.088 ; 0.746 ; ; 0.446 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; pll_inst|auto_generated|pll1|clk[0] ; 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pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.088 ; 2.364 ; ; 2.064 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.088 ; 2.364 ; ; 2.090 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|pdone ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[0] ; -0.001 ; 0.211 ; 2.512 ; ; 2.107 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.088 ; 2.407 ; ; 2.107 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.088 ; 2.407 ; ; 2.114 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.088 ; 2.414 ; ; 2.114 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.088 ; 2.414 ; ; 2.114 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.088 ; 2.414 ; ; 2.128 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.538 ; 2.878 ; ; 2.128 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.538 ; 2.878 ; ; 2.128 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[9] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.538 ; 2.878 ; ; 2.128 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.538 ; 2.878 ; ; 2.128 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.538 ; 2.878 ; ; 2.128 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.538 ; 2.878 ; ; 2.128 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.538 ; 2.878 ; ; 2.128 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.538 ; 2.878 ; ; 2.146 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|prdata[12] ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[12] ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[0] ; -0.001 ; 0.703 ; 3.060 ; +-------+-------------------------------------------------------+------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Minimum Pulse Width: 'pll_inst|auto_generated|pll1|clk[0]' ; +-------+--------------+----------------+------------------+-------------------------------------+------------+------------------------------------------------------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +-------+--------------+----------------+------------------+-------------------------------------+------------+------------------------------------------------------+ ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[12] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[5] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[7] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[9] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hwrite ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_reg ; ; 1.740 ; 1.960 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[12] ; ; 1.740 ; 1.960 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[7] ; ; 1.740 ; 1.960 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hwrite ; ; 1.741 ; 1.961 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; ; 1.741 ; 1.961 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; ; 1.741 ; 1.961 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; ; 1.741 ; 1.961 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; ; 1.741 ; 1.961 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[5] ; ; 1.741 ; 1.961 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; ; 1.741 ; 1.961 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; ; 1.741 ; 1.961 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[9] ; ; 1.765 ; 1.985 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; ; 1.765 ; 1.985 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; ; 1.765 ; 1.985 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; ; 1.765 ; 1.985 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; ; 1.765 ; 1.985 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; ; 1.765 ; 1.985 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; ; 1.765 ; 1.985 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; ; 1.765 ; 1.985 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; ; 1.765 ; 1.985 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; ; 1.765 ; 1.985 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; 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; 3.817 ; 4.037 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[0]|rx_shift_reg[6] ; ; 3.817 ; 4.037 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[0]|rx_shift_reg[7] ; ; 3.817 ; 4.037 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_tx:u_tx[2]|sync_fifo:tx_fifo|fifo[1][0] ; ; 3.817 ; 4.037 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_tx:u_tx[2]|sync_fifo:tx_fifo|fifo[1][1] ; ; 3.817 ; 4.037 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_tx:u_tx[2]|sync_fifo:tx_fifo|fifo[1][2] ; ; 3.817 ; 4.037 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_tx:u_tx[2]|sync_fifo:tx_fifo|fifo[1][3] ; ; 3.817 ; 4.037 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_tx:u_tx[2]|sync_fifo:tx_fifo|fifo[1][4] ; ; 3.817 ; 4.037 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_tx:u_tx[2]|sync_fifo:tx_fifo|fifo[1][5] ; ; 3.817 ; 4.037 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_tx:u_tx[2]|sync_fifo:tx_fifo|fifo[1][6] ; ; 3.817 ; 4.037 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_tx:u_tx[2]|sync_fifo:tx_fifo|fifo[1][7] ; ; 3.818 ; 4.038 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|break_error_ie[0] ; ; 3.818 ; 4.038 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|framing_error_ie[0] ; ; 3.818 ; 4.038 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|ibrd[11] ; ; 3.818 ; 4.038 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|ibrd[15] ; ; 3.818 ; 4.038 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|ibrd[6] ; ; 3.818 ; 4.038 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|ibrd[8] ; ; 3.818 ; 4.038 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|overrun_error_ie[0] ; ; 3.818 ; 4.038 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|parity_error_ie[0] ; ; 3.818 ; 4.038 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|rx_idle_ie[0] ; ; 3.818 ; 4.038 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|rx_not_empty_ie[0] ; ; 3.818 ; 4.038 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|tx_complete_ie[0] ; ; 3.818 ; 4.038 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|tx_not_full_ie[0] ; ; 3.819 ; 4.039 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|rx_dma_en[3] ; ; 3.819 ; 4.039 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|tx_dma_en[3] ; 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0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|ibrd[6] ; ; 3.819 ; 4.039 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|ibrd[8] ; ; 3.819 ; 4.039 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|ibrd[9] ; ; 3.819 ; 4.039 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|rx_dma_en[5] ; ; 3.819 ; 4.039 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|tx_dma_en[5] ; ; 3.819 ; 4.039 ; 0.220 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[3]|rx_shift_reg[3] ; ; 3.819 ; 4.039 ; 0.220 ; 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PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; ; 49.777 ; 49.965 ; 0.188 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; ; 49.777 ; 49.965 ; 0.188 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; ; 49.777 ; 49.965 ; 0.188 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; ; 49.777 ; 49.965 ; 0.188 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; ; 49.777 ; 49.965 ; 0.188 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_reg ; ; 49.789 ; 50.009 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[12] ; ; 49.789 ; 50.009 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[7] ; ; 49.789 ; 50.009 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hwrite ; ; 49.790 ; 50.010 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; ; 49.790 ; 50.010 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; ; 49.790 ; 50.010 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; ; 49.790 ; 50.010 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; ; 49.790 ; 50.010 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[5] ; ; 49.790 ; 50.010 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; ; 49.790 ; 50.010 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; ; 49.790 ; 50.010 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[9] ; ; 49.800 ; 49.988 ; 0.188 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; ; 49.800 ; 49.988 ; 0.188 ; Low Pulse Width ; PIN_HSI ; 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49.800 ; 49.988 ; 0.188 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hwrite ; ; 49.814 ; 50.034 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; ; 49.814 ; 50.034 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; ; 49.814 ; 50.034 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; ; 49.814 ; 50.034 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; ; 49.814 ; 50.034 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; ; 49.814 ; 50.034 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; ; 49.814 ; 50.034 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; ; 49.814 ; 50.034 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; ; 49.814 ; 50.034 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; ; 49.814 ; 50.034 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; ; 49.814 ; 50.034 ; 0.220 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_reg ; ; 49.891 ; 49.891 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; PIN_HSI~input|o ; ; 49.904 ; 49.904 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; gclksw_inst|gclk_switch|inclk[0] ; ; 49.904 ; 49.904 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; gclksw_inst|gclk_switch|outclk ; ; 49.917 ; 49.917 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[0]|clk ; ; 49.917 ; 49.917 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[1]|clk ; ; 49.917 ; 49.917 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[2]|clk ; ; 49.917 ; 49.917 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[3]|clk ; ; 49.917 ; 49.917 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[4]|clk ; ; 49.917 ; 49.917 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[5]|clk ; ; 49.917 ; 49.917 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[6]|clk ; ; 49.917 ; 49.917 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[7]|clk ; ; 49.917 ; 49.917 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_reg|clk ; ; 49.917 ; 49.917 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hdone|clk ; ; 49.917 ; 49.917 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hreadyout|clk ; ; 49.940 ; 49.940 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[10]|clk ; ; 49.940 ; 49.940 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[12]|clk ; ; 49.940 ; 49.940 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[2]|clk ; ; 49.940 ; 49.940 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[3]|clk ; ; 49.940 ; 49.940 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[4]|clk ; ; 49.940 ; 49.940 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[5]|clk ; ; 49.940 ; 49.940 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[6]|clk ; ; 49.940 ; 49.940 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[7]|clk ; ; 49.940 ; 49.940 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[8]|clk ; ; 49.940 ; 49.940 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[9]|clk ; ; 49.940 ; 49.940 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hwrite|clk ; ; 50.000 ; 50.000 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; PIN_HSI~input|i ; ; 50.000 ; 50.000 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; PIN_HSI~input|i ; ; 50.058 ; 50.058 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[12]|clk ; ; 50.058 ; 50.058 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[7]|clk ; ; 50.058 ; 50.058 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hwrite|clk ; ; 50.059 ; 50.059 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[10]|clk ; ; 50.059 ; 50.059 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[2]|clk ; ; 50.059 ; 50.059 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[3]|clk ; ; 50.059 ; 50.059 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[4]|clk ; ; 50.059 ; 50.059 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[5]|clk ; ; 50.059 ; 50.059 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[6]|clk ; ; 50.059 ; 50.059 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[8]|clk ; ; 50.059 ; 50.059 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[9]|clk ; ; 50.083 ; 50.083 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[0]|clk ; ; 50.083 ; 50.083 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[1]|clk ; ; 50.083 ; 50.083 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[2]|clk ; ; 50.083 ; 50.083 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[3]|clk ; ; 50.083 ; 50.083 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[4]|clk ; ; 50.083 ; 50.083 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[5]|clk ; ; 50.083 ; 50.083 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[6]|clk ; ; 50.083 ; 50.083 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[7]|clk ; ; 50.083 ; 50.083 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_reg|clk ; ; 50.083 ; 50.083 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hdone|clk ; ; 50.083 ; 50.083 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hreadyout|clk ; ; 50.096 ; 50.096 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; gclksw_inst|gclk_switch|inclk[0] ; ; 50.096 ; 50.096 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; gclksw_inst|gclk_switch|outclk ; ; 50.109 ; 50.109 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; PIN_HSI~input|o ; ; 96.000 ; 100.000 ; 4.000 ; Port Rate ; PIN_HSI ; Rise ; PIN_HSI ; ; 97.513 ; 100.000 ; 2.487 ; Min Period ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; ; 97.513 ; 100.000 ; 2.487 ; Min Period ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[12] ; ; 97.513 ; 100.000 ; 2.487 ; Min Period ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; +--------+--------------+----------------+------------------+---------+------------+------------------------------------------------------+ +-----------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 85C Model Minimum Pulse Width: 'PIN_HSE' ; +---------+--------------+----------------+------------------+---------+------------+-----------------------------------------------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +---------+--------------+----------------+------------------+---------+------------+-----------------------------------------------+ ; 62.371 ; 62.371 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; 62.371 ; 62.371 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; 62.371 ; 62.371 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|observablevcoout ; ; 62.391 ; 62.391 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; PIN_HSE~input|o ; ; 62.419 ; 62.419 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|inclk[0] ; ; 62.500 ; 62.500 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; PIN_HSE~input|i ; ; 62.500 ; 62.500 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; PIN_HSE~input|i ; ; 62.580 ; 62.580 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|inclk[0] ; ; 62.609 ; 62.609 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; PIN_HSE~input|o ; ; 62.627 ; 62.627 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; 62.627 ; 62.627 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; 62.627 ; 62.627 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|observablevcoout ; ; 121.000 ; 125.000 ; 4.000 ; Port Rate ; PIN_HSE ; Rise ; PIN_HSE ; +---------+--------------+----------------+------------------+---------+------------+-----------------------------------------------+ +---------------------------------------------------------------------------------------------+ ; Setup Times ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 6.264 ; 6.748 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 4.384 ; 4.709 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 4.539 ; 4.858 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 4.819 ; 5.091 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 5.781 ; 6.183 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 4.433 ; 4.764 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 4.459 ; 4.786 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 5.184 ; 5.460 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 4.791 ; 5.086 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 4.660 ; 4.970 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 5.222 ; 5.549 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 6.264 ; 6.748 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 4.928 ; 5.225 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-------+-------+------------+-------------------------------------+ +-----------------------------------------------------------------------------------------------+ ; Hold Times ; +-------------+------------+--------+--------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+--------+--------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; -3.475 ; -3.801 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; -3.475 ; -3.801 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; -3.624 ; -3.945 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; -3.892 ; -4.169 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; -4.812 ; -5.182 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; -3.526 ; -3.858 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; -3.547 ; -3.874 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; -4.246 ; -4.526 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; -3.864 ; -4.163 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; -3.742 ; -4.054 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; -4.280 ; -4.609 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; -5.310 ; -5.776 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; -3.995 ; -4.297 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+--------+--------+------------+-------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------+ ; Clock to Output Times ; +------------------------------------------+------------+-------+-------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------------------------------------+------------+-------+-------+------------+-------------------------------------+ ; SIM_CLK ; PIN_HSI ; 8.420 ; 8.230 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 3.028 ; 3.099 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 3.028 ; 3.099 ; Fall ; PIN_HSI ; ; SIM_CLK ; PIN_HSE ; 5.608 ; 5.418 ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; 0.216 ; ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; ; 0.155 ; Fall ; pll_inst|auto_generated|pll1|clk[0] ; ; SIM_IO[*] ; PIN_HSE ; 6.674 ; 7.288 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 4.266 ; 4.424 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 4.257 ; 4.422 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 4.333 ; 4.492 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 4.448 ; 4.584 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 4.570 ; 4.788 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 6.674 ; 7.288 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 5.088 ; 5.305 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 4.607 ; 4.792 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 4.767 ; 4.929 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 4.790 ; 4.948 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 4.717 ; 4.898 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 4.651 ; 4.845 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +------------------------------------------+------------+-------+-------+------------+-------------------------------------+ +----------------------------------------------------------------------------------------------------------------------------+ ; Minimum Clock to Output Times ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ ; SIM_CLK ; PIN_HSI ; 8.122 ; 7.935 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 2.939 ; 3.011 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 2.939 ; 3.011 ; Fall ; PIN_HSI ; ; SIM_CLK ; PIN_HSE ; 4.893 ; 4.706 ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; -0.290 ; ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; ; -0.348 ; Fall ; pll_inst|auto_generated|pll1|clk[0] ; ; SIM_IO[*] ; PIN_HSE ; 3.591 ; 3.754 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 3.599 ; 3.756 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 3.591 ; 3.754 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 3.666 ; 3.823 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 3.773 ; 3.909 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 3.893 ; 4.107 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 5.984 ; 6.593 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 4.389 ; 4.602 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 3.925 ; 4.108 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 4.081 ; 4.242 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 4.104 ; 4.261 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 4.033 ; 4.212 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 3.969 ; 4.159 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ +---------------------------------------------------------------------------------------------+ ; Output Enable Times ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 4.585 ; 4.415 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 4.661 ; 4.491 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 5.309 ; 5.139 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 4.873 ; 4.703 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 4.585 ; 4.415 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 4.617 ; 4.447 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 7.184 ; 6.645 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 5.363 ; 5.193 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 6.071 ; 5.901 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 6.427 ; 6.257 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 5.667 ; 5.497 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 5.809 ; 5.639 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 6.328 ; 6.158 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-------+-------+------------+-------------------------------------+ +---------------------------------------------------------------------------------------------+ ; Minimum Output Enable Times ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 3.883 ; 3.713 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 3.956 ; 3.786 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 4.580 ; 4.410 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 4.160 ; 3.990 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 3.883 ; 3.713 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 3.914 ; 3.744 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 6.468 ; 5.929 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 4.630 ; 4.460 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 5.310 ; 5.140 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 5.651 ; 5.481 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 4.922 ; 4.752 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 5.059 ; 4.889 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 5.556 ; 5.386 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-------+-------+------------+-------------------------------------+ +-----------------------------------------------------------------------------------------------------+ ; Output Disable Times ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 4.384 ; 4.554 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 4.473 ; 4.643 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 5.088 ; 5.258 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 4.620 ; 4.790 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 4.384 ; 4.554 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 4.407 ; 4.577 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 6.562 ; 7.101 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 5.091 ; 5.261 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 5.764 ; 5.934 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 6.051 ; 6.221 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 5.363 ; 5.533 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 5.510 ; 5.680 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 5.966 ; 6.136 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ +-----------------------------------------------------------------------------------------------------+ ; Minimum Output Disable Times ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 3.683 ; 3.853 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 3.769 ; 3.939 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 4.360 ; 4.530 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 3.911 ; 4.081 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 3.683 ; 3.853 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 3.706 ; 3.876 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 5.849 ; 6.388 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 4.363 ; 4.533 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 5.008 ; 5.178 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 5.284 ; 5.454 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 4.623 ; 4.793 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 4.765 ; 4.935 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 5.202 ; 5.372 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ ---------------------------------------------- ; Slow 1200mV 85C Model Metastability Report ; ---------------------------------------------- No synchronizer chains to report. +------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Fmax Summary ; +------------+-----------------+-------------------------------------+---------------------------------------------------------------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+-------------------------------------+---------------------------------------------------------------+ ; 163.51 MHz ; 163.51 MHz ; pll_inst|auto_generated|pll1|clk[3] ; ; ; 402.09 MHz ; 250.0 MHz ; PIN_HSI ; limit due to minimum period restriction (max I/O toggle rate) ; ; 402.09 MHz ; 402.09 MHz ; pll_inst|auto_generated|pll1|clk[0] ; ; +------------+-----------------+-------------------------------------+---------------------------------------------------------------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. +--------------------------------------------------------------+ ; Slow 1200mV 0C Model Setup Summary ; +-------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------------------------------------+--------+---------------+ ; pll_inst|auto_generated|pll1|clk[0] ; 1.679 ; 0.000 ; ; pll_inst|auto_generated|pll1|clk[3] ; 2.217 ; 0.000 ; ; PIN_HSI ; 97.513 ; 0.000 ; +-------------------------------------+--------+---------------+ +-------------------------------------------------------------+ ; Slow 1200mV 0C Model Hold Summary ; +-------------------------------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------------------------------------+-------+---------------+ ; pll_inst|auto_generated|pll1|clk[3] ; 0.375 ; 0.000 ; ; PIN_HSI ; 0.395 ; 0.000 ; ; pll_inst|auto_generated|pll1|clk[0] ; 0.395 ; 0.000 ; +-------------------------------------+-------+---------------+ ----------------------------------------- ; Slow 1200mV 0C Model Recovery Summary ; ----------------------------------------- No paths to report. ---------------------------------------- ; Slow 1200mV 0C Model Removal Summary ; ---------------------------------------- No paths to report. +--------------------------------------------------------------+ ; Slow 1200mV 0C Model Minimum Pulse Width Summary ; +-------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------------------------------------+--------+---------------+ ; pll_inst|auto_generated|pll1|clk[0] ; 1.679 ; 0.000 ; ; pll_inst|auto_generated|pll1|clk[3] ; 3.802 ; 0.000 ; ; PIN_HSI ; 49.764 ; 0.000 ; ; PIN_HSE ; 62.365 ; 0.000 ; +-------------------------------------+--------+---------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Setup: 'pll_inst|auto_generated|pll1|clk[0]' ; +-------+-------------------------------------------------------+------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+-------------------------------------------------------+------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; 1.679 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.430 ; ; 1.679 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.430 ; ; 1.679 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.430 ; ; 1.679 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.430 ; ; 1.679 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.430 ; ; 1.679 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.430 ; ; 1.679 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.430 ; ; 1.679 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.430 ; ; 1.757 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.352 ; ; 1.757 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.352 ; ; 1.757 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.352 ; ; 1.757 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.352 ; ; 1.757 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.352 ; ; 1.757 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.352 ; ; 1.757 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.352 ; ; 1.757 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.352 ; ; 1.792 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.323 ; 2.719 ; ; 1.792 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.323 ; 2.719 ; ; 1.792 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[9] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.323 ; 2.719 ; ; 1.792 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.323 ; 2.719 ; ; 1.792 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.323 ; 2.719 ; ; 1.792 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.323 ; 2.719 ; ; 1.792 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.323 ; 2.719 ; ; 1.792 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.323 ; 2.719 ; ; 1.818 ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.291 ; ; 1.818 ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.291 ; ; 1.818 ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.291 ; ; 1.818 ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.291 ; ; 1.818 ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.291 ; ; 1.818 ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.291 ; ; 1.818 ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.291 ; ; 1.818 ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.291 ; ; 1.828 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.281 ; ; 1.828 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.281 ; ; 1.828 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.281 ; ; 1.828 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.281 ; ; 1.828 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.281 ; ; 1.828 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; 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4.166 ; -0.079 ; 2.226 ; ; 1.883 ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.226 ; ; 1.883 ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.226 ; ; 1.883 ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.226 ; ; 2.004 ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.105 ; ; 2.004 ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.105 ; ; 2.004 ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.105 ; ; 2.004 ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.105 ; ; 2.004 ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.105 ; ; 2.004 ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.105 ; ; 2.004 ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 2.105 ; ; 2.004 ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; 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pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 1.869 ; ; 2.247 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_reg ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 1.862 ; ; 2.262 ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; multi_uart_ip:macro_inst|sim_clk_reg ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 1.847 ; ; 2.294 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_reg ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.079 ; 1.815 ; ; 2.382 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hwrite ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.361 ; 2.167 ; ; 2.382 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[7] ; pll_inst|auto_generated|pll1|clk[0] ; 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+-------+------------------------------------------------------------------------------------+------------------------------------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+------------------------------------------------------------------------------------+------------------------------------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; 2.217 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|paddr[3] ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|apb_prdata[0] ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[3] ; 8.333 ; -0.076 ; 6.062 ; ; 2.349 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|paddr[5] ; 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multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|apb_prdata[0] ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[3] ; 8.333 ; -0.579 ; 4.824 ; ; 2.964 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|paddr[2] ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|apb_prdata[4] ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[3] ; 8.333 ; -0.079 ; 5.312 ; +-------+------------------------------------------------------------------------------------+------------------------------------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Setup: 'PIN_HSI' ; +--------+------------------------------------------------------+------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; 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multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.498 ; 2.664 ; ; 1.971 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[9] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.498 ; 2.664 ; ; 1.971 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.498 ; 2.664 ; ; 1.971 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.498 ; 2.664 ; ; 1.971 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.498 ; 2.664 ; ; 1.971 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.498 ; 2.664 ; ; 1.971 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.498 ; 2.664 ; ; 1.971 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.079 ; 2.245 ; ; 1.971 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.079 ; 2.245 ; ; 1.976 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.079 ; 2.250 ; ; 1.976 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.079 ; 2.250 ; ; 1.976 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.079 ; 2.250 ; +-------+-------------------------------------------------------+------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Minimum Pulse Width: 'pll_inst|auto_generated|pll1|clk[0]' ; +-------+--------------+----------------+------------------+-------------------------------------+------------+------------------------------------------------------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +-------+--------------+----------------+------------------+-------------------------------------+------------+------------------------------------------------------+ ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[12] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[5] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[7] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[9] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hwrite ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; ; 1.679 ; 4.166 ; 2.487 ; Min Period ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_reg ; ; 1.722 ; 1.938 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[12] ; ; 1.722 ; 1.938 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[7] ; ; 1.722 ; 1.938 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hwrite ; ; 1.726 ; 1.942 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; ; 1.726 ; 1.942 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; ; 1.726 ; 1.942 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; ; 1.726 ; 1.942 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; ; 1.726 ; 1.942 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[5] ; ; 1.726 ; 1.942 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; ; 1.726 ; 1.942 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; ; 1.726 ; 1.942 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[9] ; ; 1.769 ; 1.985 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; ; 1.769 ; 1.985 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; ; 1.769 ; 1.985 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; ; 1.769 ; 1.985 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; ; 1.769 ; 1.985 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; ; 1.769 ; 1.985 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; ; 1.769 ; 1.985 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; ; 1.769 ; 1.985 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; ; 1.769 ; 1.985 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; ; 1.769 ; 1.985 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; ; 1.769 ; 1.985 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_reg ; ; 1.992 ; 1.992 ; 0.000 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; macro_inst|u_ahb2apb|haddr[12]|clk ; ; 1.992 ; 1.992 ; 0.000 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; macro_inst|u_ahb2apb|haddr[7]|clk ; ; 1.992 ; 1.992 ; 0.000 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; macro_inst|u_ahb2apb|hwrite|clk ; ; 1.992 ; 2.176 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; ; 1.992 ; 2.176 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; ; 1.992 ; 2.176 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; ; 1.992 ; 2.176 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; 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Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[2]|framing_error ; ; 3.802 ; 4.018 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[3]|break_error ; ; 3.802 ; 4.018 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[3]|framing_error ; ; 3.802 ; 4.018 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[3]|rx_idle ; ; 3.803 ; 4.019 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|rx_dma_en[1] ; ; 3.803 ; 4.019 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|tx_dma_en[1] ; ; 3.805 ; 4.021 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|break_error_ie[0] ; ; 3.805 ; 4.021 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|framing_error_ie[0] ; ; 3.805 ; 4.021 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|overrun_error_ie[0] ; ; 3.805 ; 4.021 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|parity_error_ie[0] ; ; 3.805 ; 4.021 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|rx_idle_ie[0] ; ; 3.805 ; 4.021 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|rx_not_empty_ie[0] ; ; 3.805 ; 4.021 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|tx_complete_ie[0] ; ; 3.805 ; 4.021 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|tx_not_full_ie[0] ; ; 3.806 ; 4.022 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|ibrd[11] ; ; 3.806 ; 4.022 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|ibrd[15] ; ; 3.806 ; 4.022 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|ibrd[6] ; ; 3.806 ; 4.022 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|ibrd[8] ; ; 3.806 ; 4.022 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[3]|rx_shift_reg[3] ; ; 3.806 ; 4.022 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[3]|rx_shift_reg[4] ; ; 3.806 ; 4.022 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[3]|rx_shift_reg[5] ; ; 3.806 ; 4.022 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[3]|rx_shift_reg[6] ; ; 3.807 ; 4.023 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|rx_dma_en[3] ; ; 3.807 ; 4.023 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|tx_dma_en[3] ; ; 3.807 ; 4.023 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|ibrd[0] ; ; 3.807 ; 4.023 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|ibrd[13] ; ; 3.807 ; 4.023 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|ibrd[2] ; ; 3.807 ; 4.023 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|ibrd[7] ; ; 3.807 ; 4.023 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|rx_dma_en[3] ; ; 3.807 ; 4.023 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|tx_complete_ie[2] ; ; 3.807 ; 4.023 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|tx_dma_en[3] ; ; 3.807 ; 4.023 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[0]|rx_state.UART_DATA ; ; 3.807 ; 4.023 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[0]|rx_state.UART_PARITY ; ; 3.807 ; 4.023 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_rx:u_rx[0]|rx_state.UART_START ; ; 3.808 ; 4.024 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|break_error_ie[5] ; ; 3.808 ; 4.024 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|framing_error_ie[5] ; ; 3.808 ; 4.024 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|ibrd[14] ; ; 3.808 ; 4.024 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|overrun_error_ie[5] ; ; 3.808 ; 4.024 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|parity_error_ie[5] ; ; 3.808 ; 4.024 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|rx_idle_ie[5] ; ; 3.808 ; 4.024 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|tx_complete_ie[5] ; ; 3.808 ; 4.024 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[3] ; Rise ; multi_uart_ip:macro_inst|multi_uart:u_uart[1]|uart_regs:u_regs|rx_dma_en[5] ; ; 3.808 ; 4.024 ; 0.216 ; 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gclksw_inst|gclk_switch|outclk ; ; 49.918 ; 49.918 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[0]|clk ; ; 49.918 ; 49.918 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[1]|clk ; ; 49.918 ; 49.918 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[2]|clk ; ; 49.918 ; 49.918 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[3]|clk ; ; 49.918 ; 49.918 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[4]|clk ; ; 49.918 ; 49.918 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[5]|clk ; ; 49.918 ; 49.918 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[6]|clk ; ; 49.918 ; 49.918 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[7]|clk ; ; 49.918 ; 49.918 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_reg|clk ; ; 49.918 ; 49.918 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hdone|clk ; ; 49.918 ; 49.918 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hreadyout|clk ; ; 49.959 ; 49.959 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[10]|clk ; ; 49.959 ; 49.959 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[2]|clk ; ; 49.959 ; 49.959 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[3]|clk ; ; 49.959 ; 49.959 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[4]|clk ; ; 49.959 ; 49.959 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[5]|clk ; ; 49.959 ; 49.959 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[6]|clk ; ; 49.959 ; 49.959 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[8]|clk ; ; 49.959 ; 49.959 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[9]|clk ; ; 49.964 ; 49.964 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[12]|clk ; ; 49.964 ; 49.964 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[7]|clk ; ; 49.964 ; 49.964 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hwrite|clk ; ; 50.000 ; 50.000 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; PIN_HSI~input|i ; ; 50.000 ; 50.000 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; PIN_HSI~input|i ; ; 50.034 ; 50.034 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[12]|clk ; ; 50.034 ; 50.034 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[7]|clk ; ; 50.034 ; 50.034 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hwrite|clk ; ; 50.038 ; 50.038 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[10]|clk ; ; 50.038 ; 50.038 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[2]|clk ; ; 50.038 ; 50.038 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[3]|clk ; ; 50.038 ; 50.038 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[4]|clk ; ; 50.038 ; 50.038 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[5]|clk ; ; 50.038 ; 50.038 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[6]|clk ; ; 50.038 ; 50.038 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[8]|clk ; ; 50.038 ; 50.038 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[9]|clk ; ; 50.081 ; 50.081 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[0]|clk ; ; 50.081 ; 50.081 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[1]|clk ; ; 50.081 ; 50.081 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[2]|clk ; ; 50.081 ; 50.081 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[3]|clk ; ; 50.081 ; 50.081 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[4]|clk ; ; 50.081 ; 50.081 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[5]|clk ; ; 50.081 ; 50.081 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[6]|clk ; ; 50.081 ; 50.081 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[7]|clk ; ; 50.081 ; 50.081 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_reg|clk ; ; 50.081 ; 50.081 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hdone|clk ; ; 50.081 ; 50.081 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hreadyout|clk ; ; 50.092 ; 50.092 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; gclksw_inst|gclk_switch|inclk[0] ; ; 50.092 ; 50.092 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; gclksw_inst|gclk_switch|outclk ; ; 50.096 ; 50.096 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; PIN_HSI~input|o ; ; 96.000 ; 100.000 ; 4.000 ; Port Rate ; PIN_HSI ; Rise ; PIN_HSI ; ; 97.513 ; 100.000 ; 2.487 ; Min Period ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; ; 97.513 ; 100.000 ; 2.487 ; Min Period ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[12] ; ; 97.513 ; 100.000 ; 2.487 ; Min Period ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; +--------+--------------+----------------+------------------+---------+------------+------------------------------------------------------+ +-----------------------------------------------------------------------------------------------------------------------------------+ ; Slow 1200mV 0C Model Minimum Pulse Width: 'PIN_HSE' ; +---------+--------------+----------------+------------------+---------+------------+-----------------------------------------------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +---------+--------------+----------------+------------------+---------+------------+-----------------------------------------------+ ; 62.365 ; 62.365 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; 62.365 ; 62.365 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; 62.365 ; 62.365 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|observablevcoout ; ; 62.404 ; 62.404 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; PIN_HSE~input|o ; ; 62.423 ; 62.423 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|inclk[0] ; ; 62.500 ; 62.500 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; PIN_HSE~input|i ; ; 62.500 ; 62.500 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; PIN_HSE~input|i ; ; 62.576 ; 62.576 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|inclk[0] ; ; 62.596 ; 62.596 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; PIN_HSE~input|o ; ; 62.635 ; 62.635 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; 62.635 ; 62.635 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; 62.635 ; 62.635 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|observablevcoout ; ; 121.000 ; 125.000 ; 4.000 ; Port Rate ; PIN_HSE ; Rise ; PIN_HSE ; +---------+--------------+----------------+------------------+---------+------------+-----------------------------------------------+ +---------------------------------------------------------------------------------------------+ ; Setup Times ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 5.483 ; 5.961 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 3.772 ; 3.986 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 3.917 ; 4.129 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 4.192 ; 4.337 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 5.046 ; 5.375 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 3.824 ; 4.048 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 3.834 ; 4.063 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 4.550 ; 4.670 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 4.174 ; 4.326 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 4.037 ; 4.232 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 4.575 ; 4.745 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 5.483 ; 5.961 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 4.295 ; 4.460 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-------+-------+------------+-------------------------------------+ +-----------------------------------------------------------------------------------------------+ ; Hold Times ; +-------------+------------+--------+--------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+--------+--------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; -2.968 ; -3.187 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; -2.968 ; -3.187 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; -3.111 ; -3.326 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; -3.373 ; -3.525 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; -4.194 ; -4.496 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; -3.022 ; -3.250 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; -3.028 ; -3.261 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; -3.719 ; -3.848 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; -3.356 ; -3.514 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; -3.225 ; -3.426 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; -3.743 ; -3.919 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; -4.640 ; -5.103 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; -3.470 ; -3.642 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+--------+--------+------------+-------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------+ ; Clock to Output Times ; +------------------------------------------+------------+-------+-------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------------------------------------+------------+-------+-------+------------+-------------------------------------+ ; SIM_CLK ; PIN_HSI ; 7.750 ; 7.433 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 2.772 ; 2.815 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 2.772 ; 2.815 ; Fall ; PIN_HSI ; ; SIM_CLK ; PIN_HSE ; 5.315 ; 4.998 ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; 0.337 ; ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; ; 0.255 ; Fall ; pll_inst|auto_generated|pll1|clk[0] ; ; SIM_IO[*] ; PIN_HSE ; 5.974 ; 6.693 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 3.962 ; 4.168 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 3.956 ; 4.166 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 4.028 ; 4.233 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 4.125 ; 4.311 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 4.240 ; 4.527 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 5.974 ; 6.693 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 4.708 ; 5.002 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 4.261 ; 4.522 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 4.413 ; 4.651 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 4.430 ; 4.667 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 4.371 ; 4.616 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 4.308 ; 4.568 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +------------------------------------------+------------+-------+-------+------------+-------------------------------------+ +----------------------------------------------------------------------------------------------------------------------------+ ; Minimum Clock to Output Times ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ ; SIM_CLK ; PIN_HSI ; 7.457 ; 7.149 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 2.692 ; 2.737 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 2.692 ; 2.737 ; Fall ; PIN_HSI ; ; SIM_CLK ; PIN_HSE ; 4.658 ; 4.350 ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; -0.107 ; ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; ; -0.186 ; Fall ; pll_inst|auto_generated|pll1|clk[0] ; ; SIM_IO[*] ; PIN_HSE ; 3.349 ; 3.555 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 3.354 ; 3.556 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 3.349 ; 3.555 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 3.421 ; 3.622 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 3.511 ; 3.694 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 3.625 ; 3.904 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 5.346 ; 6.056 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 4.073 ; 4.359 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 3.641 ; 3.896 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 3.788 ; 4.022 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 3.806 ; 4.038 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 3.749 ; 3.989 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 3.687 ; 3.942 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ +---------------------------------------------------------------------------------------------+ ; Output Enable Times ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 4.293 ; 4.127 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 4.361 ; 4.195 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 5.003 ; 4.837 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 4.581 ; 4.415 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 4.293 ; 4.127 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 4.323 ; 4.157 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 6.564 ; 6.011 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 5.041 ; 4.875 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 5.719 ; 5.553 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 6.062 ; 5.896 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 5.335 ; 5.169 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 5.456 ; 5.290 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 5.976 ; 5.810 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-------+-------+------------+-------------------------------------+ +---------------------------------------------------------------------------------------------+ ; Minimum Output Enable Times ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 3.662 ; 3.496 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 3.728 ; 3.562 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 4.344 ; 4.178 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 3.939 ; 3.773 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 3.662 ; 3.496 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 3.690 ; 3.524 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 5.919 ; 5.366 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 4.380 ; 4.214 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 5.030 ; 4.864 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 5.360 ; 5.194 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 4.662 ; 4.496 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 4.778 ; 4.612 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 5.277 ; 5.111 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-------+-------+------------+-------------------------------------+ +-----------------------------------------------------------------------------------------------------+ ; Output Disable Times ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 4.043 ; 4.209 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 4.127 ; 4.293 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 4.678 ; 4.844 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 4.254 ; 4.420 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 4.043 ; 4.209 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 4.065 ; 4.231 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 5.851 ; 6.404 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 4.679 ; 4.845 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 5.278 ; 5.444 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 5.537 ; 5.703 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 4.923 ; 5.089 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 5.060 ; 5.226 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 5.465 ; 5.631 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ +-----------------------------------------------------------------------------------------------------+ ; Minimum Output Disable Times ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 3.416 ; 3.582 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 3.497 ; 3.663 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 4.025 ; 4.191 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 3.618 ; 3.784 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 3.416 ; 3.582 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 3.435 ; 3.601 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 5.212 ; 5.765 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 4.025 ; 4.191 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 4.600 ; 4.766 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 4.850 ; 5.016 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 4.260 ; 4.426 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 4.392 ; 4.558 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 4.780 ; 4.946 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ --------------------------------------------- ; Slow 1200mV 0C Model Metastability Report ; --------------------------------------------- No synchronizer chains to report. +--------------------------------------------------------------+ ; Fast 1200mV 0C Model Setup Summary ; +-------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------------------------------------+--------+---------------+ ; pll_inst|auto_generated|pll1|clk[0] ; 3.045 ; 0.000 ; ; pll_inst|auto_generated|pll1|clk[3] ; 5.489 ; 0.000 ; ; PIN_HSI ; 98.879 ; 0.000 ; +-------------------------------------+--------+---------------+ +-------------------------------------------------------------+ ; Fast 1200mV 0C Model Hold Summary ; +-------------------------------------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------------------------------------+-------+---------------+ ; pll_inst|auto_generated|pll1|clk[3] ; 0.153 ; 0.000 ; ; PIN_HSI ; 0.182 ; 0.000 ; ; pll_inst|auto_generated|pll1|clk[0] ; 0.182 ; 0.000 ; +-------------------------------------+-------+---------------+ ----------------------------------------- ; Fast 1200mV 0C Model Recovery Summary ; ----------------------------------------- No paths to report. ---------------------------------------- ; Fast 1200mV 0C Model Removal Summary ; ---------------------------------------- No paths to report. +--------------------------------------------------------------+ ; Fast 1200mV 0C Model Minimum Pulse Width Summary ; +-------------------------------------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------------------------------------+--------+---------------+ ; pll_inst|auto_generated|pll1|clk[0] ; 1.864 ; 0.000 ; ; pll_inst|auto_generated|pll1|clk[3] ; 3.947 ; 0.000 ; ; PIN_HSI ; 49.255 ; 0.000 ; ; PIN_HSE ; 61.901 ; 0.000 ; +-------------------------------------+--------+---------------+ +-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fast 1200mV 0C Model Setup: 'pll_inst|auto_generated|pll1|clk[0]' ; +-------+-------------------------------------------------------+------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+-------------------------------------------------------+------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; 3.045 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.087 ; ; 3.045 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.087 ; ; 3.045 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.087 ; ; 3.045 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.087 ; ; 3.045 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.087 ; ; 3.045 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.087 ; ; 3.045 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.087 ; ; 3.045 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.087 ; ; 3.068 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.132 ; 1.237 ; ; 3.068 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.132 ; 1.237 ; ; 3.068 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[9] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.132 ; 1.237 ; ; 3.068 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.132 ; 1.237 ; ; 3.068 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.132 ; 1.237 ; ; 3.068 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.132 ; 1.237 ; ; 3.068 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.132 ; 1.237 ; ; 3.068 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.132 ; 1.237 ; ; 3.087 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.045 ; ; 3.087 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.045 ; ; 3.087 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.045 ; ; 3.087 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.045 ; ; 3.087 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.045 ; ; 3.087 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.045 ; ; 3.087 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.045 ; ; 3.087 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.045 ; ; 3.122 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.010 ; ; 3.122 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.010 ; ; 3.122 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.010 ; ; 3.122 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.010 ; ; 3.122 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.010 ; ; 3.122 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.010 ; ; 3.122 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.010 ; ; 3.122 ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.010 ; ; 3.128 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.004 ; ; 3.128 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.004 ; ; 3.128 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.004 ; ; 3.128 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.004 ; ; 3.128 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 1.004 ; ; 3.128 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; 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pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 0.856 ; ; 3.279 ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; multi_uart_ip:macro_inst|sim_clk_reg ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 0.853 ; ; 3.290 ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; multi_uart_ip:macro_inst|sim_clk_reg ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 0.842 ; ; 3.297 ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; multi_uart_ip:macro_inst|sim_clk_reg ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; -0.041 ; 0.835 ; ; 3.325 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hwrite ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 4.166 ; 0.148 ; 0.996 ; ; 3.325 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[7] ; pll_inst|auto_generated|pll1|clk[0] ; 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+-------+------------------------------------------------------------------------------------+------------------------------------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+------------------------------------------------------------------------------------+------------------------------------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; 5.489 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|paddr[8] ; multi_uart_ip:macro_inst|multi_uart:u_uart[0]|uart_regs:u_regs|apb_prdata[1] ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[3] ; 8.333 ; 0.156 ; 3.007 ; ; 5.540 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|paddr[3] ; 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Fast 1200mV 0C Model Setup: 'PIN_HSI' ; +--------+------------------------------------------------------+------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+------------------------------------------------------+------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; 98.879 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; PIN_HSI ; PIN_HSI ; 100.000 ; -0.041 ; 1.087 ; ; 98.879 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; PIN_HSI ; PIN_HSI ; 100.000 ; -0.041 ; 1.087 ; ; 98.879 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; PIN_HSI ; PIN_HSI ; 100.000 ; -0.041 ; 1.087 ; ; 98.879 ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; 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Fast 1200mV 0C Model Hold: 'pll_inst|auto_generated|pll1|clk[0]' ; +-------+-------------------------------------------------------+------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+-------------------------------------------------------+------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ ; 0.182 ; multi_uart_ip:macro_inst|sim_clk_reg ; multi_uart_ip:macro_inst|sim_clk_reg ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.041 ; 0.307 ; ; 0.183 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 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pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.041 ; 0.968 ; ; 0.872 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|pdone ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[0] ; -0.001 ; 0.106 ; 1.061 ; ; 0.878 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|pvalid ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[0] ; -0.001 ; 0.104 ; 1.065 ; ; 0.904 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|prdata[12] ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[12] ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[0] ; -0.001 ; 0.304 ; 1.291 ; ; 0.929 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.220 ; 1.233 ; ; 0.929 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; 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multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.220 ; 1.233 ; ; 0.929 ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.220 ; 1.233 ; +-------+-------------------------------------------------------+------------------------------------------------------+-------------------------------------+-------------------------------------+--------------+------------+------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fast 1200mV 0C Model Minimum Pulse Width: 'pll_inst|auto_generated|pll1|clk[0]' ; +-------+--------------+----------------+------------------+-------------------------------------+------------+------------------------------------------------------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +-------+--------------+----------------+------------------+-------------------------------------+------------+------------------------------------------------------+ ; 1.864 ; 2.080 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; ; 1.864 ; 2.080 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; ; 1.865 ; 2.081 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; ; 1.865 ; 2.081 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; ; 1.865 ; 2.081 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; ; 1.865 ; 2.081 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; ; 1.865 ; 2.081 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; ; 1.865 ; 2.081 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; ; 1.865 ; 2.081 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; ; 1.865 ; 2.081 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; ; 1.865 ; 2.081 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_reg ; ; 1.881 ; 2.097 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; ; 1.881 ; 2.065 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[12] ; ; 1.881 ; 2.097 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; ; 1.881 ; 2.097 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; ; 1.881 ; 2.097 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; ; 1.881 ; 2.097 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[5] ; ; 1.881 ; 2.097 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; ; 1.881 ; 2.065 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[7] ; ; 1.881 ; 2.097 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; ; 1.881 ; 2.097 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[9] ; ; 1.881 ; 2.065 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hwrite ; ; 1.882 ; 2.066 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; ; 1.882 ; 2.098 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[12] ; ; 1.882 ; 2.066 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; ; 1.882 ; 2.066 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; ; 1.882 ; 2.066 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; ; 1.882 ; 2.066 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[5] ; ; 1.882 ; 2.066 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; ; 1.882 ; 2.098 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[7] ; ; 1.882 ; 2.066 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; ; 1.882 ; 2.066 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[9] ; ; 1.882 ; 2.098 ; 0.216 ; High Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hwrite ; ; 1.899 ; 2.083 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; ; 1.899 ; 2.083 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; ; 1.900 ; 2.084 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; ; 1.900 ; 2.084 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; ; 1.900 ; 2.084 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; ; 1.900 ; 2.084 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; ; 1.900 ; 2.084 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; ; 1.900 ; 2.084 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; ; 1.900 ; 2.084 ; 0.184 ; Low Pulse Width ; pll_inst|auto_generated|pll1|clk[0] ; Rise ; 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; 49.255 ; 49.439 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[7] ; ; 49.255 ; 49.439 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hwrite ; ; 49.256 ; 49.440 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; ; 49.256 ; 49.440 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; ; 49.256 ; 49.440 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; ; 49.256 ; 49.440 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; ; 49.256 ; 49.440 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[5] ; ; 49.256 ; 49.440 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; ; 49.256 ; 49.440 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; ; 49.256 ; 49.440 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[9] ; ; 49.273 ; 49.457 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; ; 49.273 ; 49.457 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; ; 49.274 ; 49.458 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; ; 49.274 ; 49.458 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; ; 49.274 ; 49.458 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; ; 49.274 ; 49.458 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; ; 49.274 ; 49.458 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; ; 49.274 ; 49.458 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; ; 49.274 ; 49.458 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; ; 49.274 ; 49.458 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; ; 49.274 ; 49.458 ; 0.184 ; Low Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_reg ; ; 49.435 ; 49.435 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[12]|clk ; ; 49.435 ; 49.435 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[7]|clk ; ; 49.435 ; 49.435 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hwrite|clk ; ; 49.436 ; 49.436 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[10]|clk ; ; 49.436 ; 49.436 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[2]|clk ; ; 49.436 ; 49.436 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[3]|clk ; ; 49.436 ; 49.436 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[4]|clk ; ; 49.436 ; 49.436 ; 0.000 ; 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; 49.452 ; 49.452 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[6]|clk ; ; 49.452 ; 49.452 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[7]|clk ; ; 49.452 ; 49.452 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_reg|clk ; ; 49.453 ; 49.453 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hdone|clk ; ; 49.453 ; 49.453 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hreadyout|clk ; ; 49.464 ; 49.464 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; gclksw_inst|gclk_switch|inclk[0] ; ; 49.464 ; 49.464 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; gclksw_inst|gclk_switch|outclk ; ; 50.000 ; 50.000 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; PIN_HSI~input|i ; ; 50.000 ; 50.000 ; 0.000 ; Low Pulse Width ; PIN_HSI ; Rise ; PIN_HSI~input|i ; ; 50.325 ; 50.541 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hdone ; ; 50.325 ; 50.541 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hreadyout ; ; 50.326 ; 50.542 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[0] ; ; 50.326 ; 50.542 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[1] ; ; 50.326 ; 50.542 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[2] ; ; 50.326 ; 50.542 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[3] ; ; 50.326 ; 50.542 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[4] ; ; 50.326 ; 50.542 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[5] ; ; 50.326 ; 50.542 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[6] ; ; 50.326 ; 50.542 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_cnt[7] ; ; 50.326 ; 50.542 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|sim_clk_reg ; ; 50.342 ; 50.558 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; ; 50.342 ; 50.558 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; ; 50.342 ; 50.558 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[3] ; ; 50.342 ; 50.558 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[4] ; ; 50.342 ; 50.558 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[5] ; ; 50.342 ; 50.558 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[6] ; ; 50.342 ; 50.558 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[8] ; ; 50.342 ; 50.558 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[9] ; ; 50.343 ; 50.559 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[12] ; ; 50.343 ; 50.559 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[7] ; ; 50.343 ; 50.559 ; 0.216 ; High Pulse Width ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|hwrite ; ; 50.535 ; 50.535 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; gclksw_inst|gclk_switch|inclk[0] ; ; 50.535 ; 50.535 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; gclksw_inst|gclk_switch|outclk ; ; 50.546 ; 50.546 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[0]|clk ; ; 50.546 ; 50.546 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[1]|clk ; ; 50.546 ; 50.546 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[2]|clk ; ; 50.546 ; 50.546 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[3]|clk ; ; 50.546 ; 50.546 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[4]|clk ; ; 50.546 ; 50.546 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[5]|clk ; ; 50.546 ; 50.546 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[6]|clk ; ; 50.546 ; 50.546 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_cnt[7]|clk ; ; 50.546 ; 50.546 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|sim_clk_reg|clk ; ; 50.547 ; 50.547 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hdone|clk ; ; 50.547 ; 50.547 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hreadyout|clk ; ; 50.552 ; 50.552 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; PIN_HSI~input|o ; ; 50.564 ; 50.564 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[10]|clk ; ; 50.564 ; 50.564 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[2]|clk ; ; 50.564 ; 50.564 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[3]|clk ; ; 50.564 ; 50.564 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[4]|clk ; ; 50.564 ; 50.564 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[5]|clk ; ; 50.564 ; 50.564 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[6]|clk ; ; 50.564 ; 50.564 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[8]|clk ; ; 50.564 ; 50.564 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[9]|clk ; ; 50.565 ; 50.565 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[12]|clk ; ; 50.565 ; 50.565 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|haddr[7]|clk ; ; 50.565 ; 50.565 ; 0.000 ; High Pulse Width ; PIN_HSI ; Rise ; macro_inst|u_ahb2apb|hwrite|clk ; ; 96.000 ; 100.000 ; 4.000 ; Port Rate ; PIN_HSI ; Rise ; PIN_HSI ; ; 98.000 ; 100.000 ; 2.000 ; Min Period ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[10] ; ; 98.000 ; 100.000 ; 2.000 ; Min Period ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[12] ; ; 98.000 ; 100.000 ; 2.000 ; Min Period ; PIN_HSI ; Rise ; multi_uart_ip:macro_inst|ahb2apb:u_ahb2apb|haddr[2] ; +--------+--------------+----------------+------------------+---------+------------+------------------------------------------------------+ +-----------------------------------------------------------------------------------------------------------------------------------+ ; Fast 1200mV 0C Model Minimum Pulse Width: 'PIN_HSE' ; +---------+--------------+----------------+------------------+---------+------------+-----------------------------------------------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +---------+--------------+----------------+------------------+---------+------------+-----------------------------------------------+ ; 61.901 ; 61.901 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; 61.901 ; 61.901 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; 61.901 ; 61.901 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|observablevcoout ; ; 61.948 ; 61.948 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; PIN_HSE~input|o ; ; 61.952 ; 61.952 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|inclk[0] ; ; 62.500 ; 62.500 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; PIN_HSE~input|i ; ; 62.500 ; 62.500 ; 0.000 ; Low Pulse Width ; PIN_HSE ; Rise ; PIN_HSE~input|i ; ; 63.048 ; 63.048 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|inclk[0] ; ; 63.052 ; 63.052 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; PIN_HSE~input|o ; ; 63.095 ; 63.095 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; 63.095 ; 63.095 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; 63.095 ; 63.095 ; 0.000 ; High Pulse Width ; PIN_HSE ; Rise ; pll_inst|auto_generated|pll1|observablevcoout ; ; 121.000 ; 125.000 ; 4.000 ; Port Rate ; PIN_HSE ; Rise ; PIN_HSE ; +---------+--------------+----------------+------------------+---------+------------+-----------------------------------------------+ +---------------------------------------------------------------------------------------------+ ; Setup Times ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 3.009 ; 3.671 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 2.106 ; 2.834 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 2.184 ; 2.905 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 2.327 ; 3.047 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 2.711 ; 3.426 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 2.189 ; 2.913 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 2.139 ; 2.855 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 2.494 ; 3.260 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 2.285 ; 3.043 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 2.259 ; 2.987 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 2.507 ; 3.290 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 3.009 ; 3.671 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 2.369 ; 3.111 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-------+-------+------------+-------------------------------------+ +-----------------------------------------------------------------------------------------------+ ; Hold Times ; +-------------+------------+--------+--------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+--------+--------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; -1.682 ; -2.410 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; -1.682 ; -2.410 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; -1.759 ; -2.480 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; -1.896 ; -2.616 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; -2.256 ; -2.958 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; -1.767 ; -2.490 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; -1.713 ; -2.430 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; -2.059 ; -2.823 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; -1.854 ; -2.611 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; -1.832 ; -2.560 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; -2.070 ; -2.850 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; -2.564 ; -3.221 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; -1.936 ; -2.677 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+--------+--------+------------+-------------------------------------+ +----------------------------------------------------------------------------------------------------------------------------+ ; Clock to Output Times ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ ; SIM_CLK ; PIN_HSI ; 4.013 ; 4.080 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 1.371 ; 1.939 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 1.371 ; 1.939 ; Fall ; PIN_HSI ; ; SIM_CLK ; PIN_HSE ; 2.583 ; 2.650 ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; -0.059 ; ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; ; -0.034 ; Fall ; pll_inst|auto_generated|pll1|clk[0] ; ; SIM_IO[*] ; PIN_HSE ; 3.586 ; 3.821 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 2.030 ; 2.046 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 2.032 ; 2.049 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 2.094 ; 2.110 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 2.131 ; 2.126 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 2.216 ; 2.225 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 3.586 ; 3.821 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 2.481 ; 2.451 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 2.189 ; 2.186 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 2.303 ; 2.283 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 2.317 ; 2.297 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 2.292 ; 2.283 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 2.238 ; 2.235 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ +----------------------------------------------------------------------------------------------------------------------------+ ; Minimum Clock to Output Times ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ ; SIM_CLK ; PIN_HSI ; 3.879 ; 3.941 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 1.327 ; 1.895 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 1.327 ; 1.895 ; Fall ; PIN_HSI ; ; SIM_CLK ; PIN_HSE ; 2.245 ; 2.307 ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; -0.307 ; ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; ; -0.283 ; Fall ; pll_inst|auto_generated|pll1|clk[0] ; ; SIM_IO[*] ; PIN_HSE ; 1.710 ; 1.728 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 1.710 ; 1.728 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 1.714 ; 1.732 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 1.775 ; 1.792 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 1.808 ; 1.805 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 1.893 ; 1.904 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 3.257 ; 3.493 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 2.146 ; 2.119 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 1.863 ; 1.863 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 1.975 ; 1.958 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 1.988 ; 1.971 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 1.964 ; 1.958 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 1.912 ; 1.911 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ +---------------------------------------------------------------------------------------------+ ; Output Enable Times ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 2.137 ; 2.063 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 2.182 ; 2.108 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 2.447 ; 2.373 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 2.243 ; 2.169 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 2.137 ; 2.063 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 2.147 ; 2.073 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 3.806 ; 3.490 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 2.459 ; 2.385 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 2.763 ; 2.689 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 2.910 ; 2.836 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 2.581 ; 2.507 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 2.644 ; 2.570 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 2.868 ; 2.794 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-------+-------+------------+-------------------------------------+ +---------------------------------------------------------------------------------------------+ ; Minimum Output Enable Times ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 1.817 ; 1.743 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 1.859 ; 1.785 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 2.114 ; 2.040 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 1.919 ; 1.845 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 1.817 ; 1.743 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 1.826 ; 1.752 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 3.480 ; 3.164 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 2.126 ; 2.052 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 2.418 ; 2.344 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 2.559 ; 2.485 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 2.242 ; 2.168 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 2.303 ; 2.229 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 2.518 ; 2.444 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-------+-------+------------+-------------------------------------+ +-----------------------------------------------------------------------------------------------------+ ; Output Disable Times ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 2.105 ; 2.179 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 2.159 ; 2.233 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 2.466 ; 2.540 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 2.220 ; 2.294 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 2.105 ; 2.179 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 2.118 ; 2.192 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 3.544 ; 3.860 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 2.471 ; 2.545 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 2.810 ; 2.884 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 2.976 ; 3.050 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 2.613 ; 2.687 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 2.684 ; 2.758 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 2.924 ; 2.998 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ +-----------------------------------------------------------------------------------------------------+ ; Minimum Output Disable Times ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 1.783 ; 1.857 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 1.834 ; 1.908 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 2.130 ; 2.204 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 1.893 ; 1.967 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 1.783 ; 1.857 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 1.796 ; 1.870 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 3.216 ; 3.532 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 2.134 ; 2.208 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 2.460 ; 2.534 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 2.619 ; 2.693 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 2.270 ; 2.344 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 2.339 ; 2.413 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 2.569 ; 2.643 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-----------+-----------+------------+-------------------------------------+ --------------------------------------------- ; Fast 1200mV 0C Model Metastability Report ; --------------------------------------------- No synchronizer chains to report. +--------------------------------------------------------------------------------------------------+ ; Multicorner Timing Analysis Summary ; +--------------------------------------+--------+-------+----------+---------+---------------------+ ; Clock ; Setup ; Hold ; Recovery ; Removal ; Minimum Pulse Width ; +--------------------------------------+--------+-------+----------+---------+---------------------+ ; Worst-case Slack ; 1.455 ; 0.153 ; N/A ; N/A ; 1.679 ; ; PIN_HSE ; N/A ; N/A ; N/A ; N/A ; 61.901 ; ; PIN_HSI ; 97.289 ; 0.182 ; N/A ; N/A ; 49.255 ; ; pll_inst|auto_generated|pll1|clk[0] ; 1.455 ; 0.182 ; N/A ; N/A ; 1.679 ; ; pll_inst|auto_generated|pll1|clk[3] ; 1.847 ; 0.153 ; N/A ; N/A ; 3.802 ; ; Design-wide TNS ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; 0.0 ; ; PIN_HSE ; N/A ; N/A ; N/A ; N/A ; 0.000 ; ; PIN_HSI ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; ; pll_inst|auto_generated|pll1|clk[0] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; ; pll_inst|auto_generated|pll1|clk[3] ; 0.000 ; 0.000 ; N/A ; N/A ; 0.000 ; +--------------------------------------+--------+-------+----------+---------+---------------------+ +---------------------------------------------------------------------------------------------+ ; Setup Times ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+-------+-------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; 6.264 ; 6.748 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 4.384 ; 4.709 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 4.539 ; 4.858 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 4.819 ; 5.091 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 5.781 ; 6.183 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 4.433 ; 4.764 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 4.459 ; 4.786 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 5.184 ; 5.460 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 4.791 ; 5.086 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 4.660 ; 4.970 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 5.222 ; 5.549 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 6.264 ; 6.748 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 4.928 ; 5.225 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+-------+-------+------------+-------------------------------------+ +-----------------------------------------------------------------------------------------------+ ; Hold Times ; +-------------+------------+--------+--------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-------------+------------+--------+--------+------------+-------------------------------------+ ; SIM_IO[*] ; PIN_HSE ; -1.682 ; -2.410 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; -1.682 ; -2.410 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; -1.759 ; -2.480 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; -1.896 ; -2.616 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; -2.256 ; -2.958 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; -1.767 ; -2.490 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; -1.713 ; -2.430 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; -2.059 ; -2.823 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; -1.854 ; -2.611 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; -1.832 ; -2.560 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; -2.070 ; -2.850 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; -2.564 ; -3.221 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; -1.936 ; -2.677 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +-------------+------------+--------+--------+------------+-------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------+ ; Clock to Output Times ; +------------------------------------------+------------+-------+-------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------------------------------------+------------+-------+-------+------------+-------------------------------------+ ; SIM_CLK ; PIN_HSI ; 8.420 ; 8.230 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 3.028 ; 3.099 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 3.028 ; 3.099 ; Fall ; PIN_HSI ; ; SIM_CLK ; PIN_HSE ; 5.608 ; 5.418 ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; 0.337 ; ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; ; 0.255 ; Fall ; pll_inst|auto_generated|pll1|clk[0] ; ; SIM_IO[*] ; PIN_HSE ; 6.674 ; 7.288 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 4.266 ; 4.424 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 4.257 ; 4.422 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 4.333 ; 4.492 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 4.448 ; 4.584 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 4.570 ; 4.788 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 6.674 ; 7.288 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 5.088 ; 5.305 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 4.607 ; 4.792 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 4.767 ; 4.929 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 4.790 ; 4.948 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 4.717 ; 4.898 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 4.651 ; 4.845 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +------------------------------------------+------------+-------+-------+------------+-------------------------------------+ +----------------------------------------------------------------------------------------------------------------------------+ ; Minimum Clock to Output Times ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ ; SIM_CLK ; PIN_HSI ; 3.879 ; 3.941 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 1.327 ; 1.895 ; Rise ; PIN_HSI ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSI ; 1.327 ; 1.895 ; Fall ; PIN_HSI ; ; SIM_CLK ; PIN_HSE ; 2.245 ; 2.307 ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; -0.307 ; ; Rise ; pll_inst|auto_generated|pll1|clk[0] ; ; alta_rv32:rv32|sys_clk~QIC_DANGLING_PORT ; PIN_HSE ; ; -0.348 ; Fall ; pll_inst|auto_generated|pll1|clk[0] ; ; SIM_IO[*] ; PIN_HSE ; 1.710 ; 1.728 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[0] ; PIN_HSE ; 1.710 ; 1.728 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[1] ; PIN_HSE ; 1.714 ; 1.732 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[2] ; PIN_HSE ; 1.775 ; 1.792 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[3] ; PIN_HSE ; 1.808 ; 1.805 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[4] ; PIN_HSE ; 1.893 ; 1.904 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[5] ; PIN_HSE ; 3.257 ; 3.493 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[6] ; PIN_HSE ; 2.146 ; 2.119 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[7] ; PIN_HSE ; 1.863 ; 1.863 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[8] ; PIN_HSE ; 1.975 ; 1.958 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[9] ; PIN_HSE ; 1.988 ; 1.971 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[10] ; PIN_HSE ; 1.964 ; 1.958 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; ; SIM_IO[11] ; PIN_HSE ; 1.912 ; 1.911 ; Rise ; pll_inst|auto_generated|pll1|clk[3] ; +------------------------------------------+------------+--------+--------+------------+-------------------------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Board Trace Model Assignments ; +---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ ; Pin ; I/O Standard ; Near Tline Length ; Near Tline L per Length ; Near Tline C per Length ; Near Series R ; Near Differential R ; Near Pull-up R ; Near Pull-down R ; Near C ; Far Tline Length ; Far Tline L per Length ; Far Tline C per Length ; Far Series R ; Far Pull-up R ; Far Pull-down R ; Far C ; Termination Voltage ; Far Differential R ; EBD File Name ; EBD Signal Name ; EBD Far-end ; +---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ ; GPIO1_0 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO1_1 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO1_2 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO1_3 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO1_4 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO1_5 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO1_6 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO1_7 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO2_0 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO2_1 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO2_2 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO2_3 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO2_4 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO2_5 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO2_6 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO2_7 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO6_0 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO6_2 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO6_4 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO9_0 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO9_2 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO9_3 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO9_4 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO9_5 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO9_6 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO9_7 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_CLK ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; UART3_UARTTXD ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; UART4_UARTTXD ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; uart15_tx ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO6_6 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; GPIO9_1 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO[0] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO[1] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO[2] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO[3] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO[4] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO[5] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO[6] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO[7] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO[8] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO[9] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO[10] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO[11] ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO_12 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO_13 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; SIM_IO_15 ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; ; ~ALTERA_nCEO~ ; 3.3-V LVTTL ; 0 in ; 0 H/in ; 0 F/in ; short ; - ; open ; open ; open ; 0 in ; 0 H/in ; 0 F/in ; short ; open ; open ; open ; 0 V ; - ; n/a ; n/a ; n/a ; +---------------+--------------+-------------------+-------------------------+-------------------------+---------------+---------------------+----------------+------------------+--------+------------------+------------------------+------------------------+--------------+---------------+-----------------+-------+---------------------+--------------------+---------------+-----------------+-------------+ +----------------------------------------------------------------------------+ ; Input Transition Times ; +-------------------------+--------------+-----------------+-----------------+ ; Pin ; I/O Standard ; 10-90 Rise Time ; 90-10 Fall Time ; +-------------------------+--------------+-----------------+-----------------+ ; PIN_OSC ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO6_6 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO9_1 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO[0] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO[1] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO[2] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO[3] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO[4] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO[5] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO[6] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO[7] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO[8] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO[9] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO[10] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO[11] ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO_12 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO_13 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; SIM_IO_15 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO3_0 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO3_1 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO3_2 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO3_3 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; GPIO3_4 ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; uart15_rx ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; UART3_UARTRXD ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; UART4_UARTRXD ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; PIN_HSI ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; PIN_HSE ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; ~ALTERA_ASDO_DATA1~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; ~ALTERA_FLASH_nCE_nCSO~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; ; ~ALTERA_DATA0~ ; 3.3-V LVTTL ; 2640 ps ; 2640 ps ; +-------------------------+--------------+-----------------+-----------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Signal Integrity Metrics (Slow 1200mv 0c Model) ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; GPIO1_0 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO1_1 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO1_2 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO1_3 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO1_4 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO1_5 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO1_6 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO1_7 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO2_0 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO2_1 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO2_2 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO2_3 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO2_4 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO2_5 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO2_6 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO2_7 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO6_0 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO6_2 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO6_4 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO9_0 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO9_2 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO9_3 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO9_4 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO9_5 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO9_6 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; GPIO9_7 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; SIM_CLK ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; UART3_UARTTXD ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; UART4_UARTTXD ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; uart15_tx ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; 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3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; SIM_IO[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; SIM_IO[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; SIM_IO[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.09 V ; -0.011 V ; 0.196 V ; 0.301 V ; 4.93e-09 s ; 3.56e-09 s ; Yes ; Yes ; 3.08 V ; 8.89e-09 V ; 3.09 V ; -0.011 V ; 0.196 V ; 0.301 V ; 4.93e-09 s ; 3.56e-09 s ; Yes ; Yes ; ; SIM_IO[6] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 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-0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; SIM_IO[11] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; SIM_IO_12 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; SIM_IO_13 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; 3.08 V ; 8.89e-09 V ; 3.12 V ; -0.11 V ; 0.153 V ; 0.272 V ; 6.41e-10 s ; 4.57e-10 s ; No ; Yes ; ; SIM_IO_15 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 8.89e-09 V ; 3.09 V ; -0.011 V ; 0.196 V ; 0.301 V ; 4.93e-09 s ; 3.56e-09 s ; Yes ; Yes ; 3.08 V ; 8.89e-09 V ; 3.09 V ; -0.011 V ; 0.196 V ; 0.301 V ; 4.93e-09 s ; 3.56e-09 s ; Yes ; Yes ; ; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 3.51e-09 V ; 3.18 V ; -0.157 V ; 0.147 V ; 0.259 V ; 2.81e-10 s ; 2.53e-10 s ; Yes ; Yes ; 3.08 V ; 3.51e-09 V ; 3.18 V ; -0.157 V ; 0.147 V ; 0.259 V ; 2.81e-10 s ; 2.53e-10 s ; Yes ; Yes ; ; ~ALTERA_nCEO~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 6.38e-09 V ; 3.12 V ; -0.0818 V ; 0.205 V ; 0.244 V ; 8.86e-10 s ; 6.56e-10 s ; No ; No ; 3.08 V ; 6.38e-09 V ; 3.12 V ; -0.0818 V ; 0.205 V ; 0.244 V ; 8.86e-10 s ; 6.56e-10 s ; No ; No ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Signal Integrity Metrics (Slow 1200mv 85c Model) ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; Pin ; I/O Standard ; Board Delay on Rise ; Board Delay on Fall ; Steady State Voh at FPGA Pin ; Steady State Vol at FPGA Pin ; Voh Max at FPGA Pin ; Vol Min at FPGA Pin ; Ringback Voltage on Rise at FPGA Pin ; Ringback Voltage on Fall at FPGA Pin ; 10-90 Rise Time at FPGA Pin ; 90-10 Fall Time at FPGA Pin ; Monotonic Rise at FPGA Pin ; Monotonic Fall at FPGA Pin ; Steady State Voh at Far-end ; Steady State Vol at Far-end ; Voh Max at Far-end ; Vol Min at Far-end ; Ringback Voltage on Rise at Far-end ; Ringback Voltage on Fall at Far-end ; 10-90 Rise Time at Far-end ; 90-10 Fall Time at Far-end ; Monotonic Rise at Far-end ; Monotonic Fall at Far-end ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ ; GPIO1_0 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO1_1 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO1_2 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO1_3 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO1_4 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO1_5 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO1_6 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO1_7 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO2_0 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO2_1 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO2_2 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO2_3 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO2_4 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO2_5 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO2_6 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO2_7 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO6_0 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO6_2 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO6_4 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO9_0 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO9_2 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO9_3 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO9_4 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO9_5 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO9_6 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; GPIO9_7 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; SIM_CLK ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; UART3_UARTTXD ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; UART4_UARTTXD ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; Yes ; Yes ; ; uart15_tx ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.08 V ; 7.5e-07 V ; 3.11 V ; -0.0503 V ; 0.122 V ; 0.172 V ; 7.08e-10 s ; 6.43e-10 s ; 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3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO9_4 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO9_5 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO9_6 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO9_7 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_CLK ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; UART3_UARTTXD ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; UART4_UARTTXD ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; uart15_tx ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO6_6 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; GPIO9_1 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_IO[0] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_IO[1] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_IO[2] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_IO[3] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_IO[4] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_IO[5] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.48 V ; -0.0173 V ; 0.356 V ; 0.324 V ; 3.89e-09 s ; 3.06e-09 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.48 V ; -0.0173 V ; 0.356 V ; 0.324 V ; 3.89e-09 s ; 3.06e-09 s ; No ; No ; ; SIM_IO[6] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_IO[7] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_IO[8] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_IO[9] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_IO[10] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_IO[11] ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_IO_12 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_IO_13 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.57 V ; -0.141 V ; 0.301 V ; 0.239 V ; 4.61e-10 s ; 4.2e-10 s ; No ; No ; ; SIM_IO_15 ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.85e-07 V ; 3.48 V ; -0.0173 V ; 0.356 V ; 0.324 V ; 3.89e-09 s ; 3.06e-09 s ; No ; No ; 3.46 V ; 1.85e-07 V ; 3.48 V ; -0.0173 V ; 0.356 V ; 0.324 V ; 3.89e-09 s ; 3.06e-09 s ; No ; No ; ; ~ALTERA_DCLK~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 6.54e-08 V ; 3.66 V ; -0.26 V ; 0.41 V ; 0.32 V ; 1.57e-10 s ; 2.15e-10 s ; No ; Yes ; 3.46 V ; 6.54e-08 V ; 3.66 V ; -0.26 V ; 0.41 V ; 0.32 V ; 1.57e-10 s ; 2.15e-10 s ; No ; Yes ; ; ~ALTERA_nCEO~ ; 3.3-V LVTTL ; 0 s ; 0 s ; 3.46 V ; 1.25e-07 V ; 3.57 V ; -0.0855 V ; 0.315 V ; 0.175 V ; 6.79e-10 s ; 6.15e-10 s ; No ; No ; 3.46 V ; 1.25e-07 V ; 3.57 V ; -0.0855 V ; 0.315 V ; 0.175 V ; 6.79e-10 s ; 6.15e-10 s ; No ; No ; +---------------+--------------+---------------------+---------------------+------------------------------+------------------------------+---------------------+---------------------+--------------------------------------+--------------------------------------+-----------------------------+-----------------------------+----------------------------+----------------------------+-----------------------------+-----------------------------+--------------------+--------------------+-------------------------------------+-------------------------------------+----------------------------+----------------------------+---------------------------+---------------------------+ +-------------------------------------------------------------------------------------------------------------------------+ ; Setup Transfers ; +-------------------------------------+-------------------------------------+------------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +-------------------------------------+-------------------------------------+------------+----------+----------+----------+ ; PIN_HSI ; PIN_HSI ; 124 ; 0 ; 0 ; 0 ; ; pll_inst|auto_generated|pll1|clk[0] ; PIN_HSI ; false path ; 0 ; 0 ; 0 ; ; pll_inst|auto_generated|pll1|clk[3] ; PIN_HSI ; false path ; 0 ; 0 ; 0 ; ; PIN_HSI ; pll_inst|auto_generated|pll1|clk[0] ; false path ; 0 ; 0 ; 0 ; ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 124 ; 0 ; 0 ; 0 ; ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[0] ; 12 ; 0 ; 0 ; 0 ; ; PIN_HSI ; pll_inst|auto_generated|pll1|clk[3] ; false path ; 0 ; 0 ; 0 ; ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[3] ; 12 ; 0 ; 0 ; 0 ; ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[3] ; 14867 ; 0 ; 0 ; 0 ; +-------------------------------------+-------------------------------------+------------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +-------------------------------------------------------------------------------------------------------------------------+ ; Hold Transfers ; +-------------------------------------+-------------------------------------+------------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +-------------------------------------+-------------------------------------+------------+----------+----------+----------+ ; PIN_HSI ; PIN_HSI ; 124 ; 0 ; 0 ; 0 ; ; pll_inst|auto_generated|pll1|clk[0] ; PIN_HSI ; false path ; 0 ; 0 ; 0 ; ; pll_inst|auto_generated|pll1|clk[3] ; PIN_HSI ; false path ; 0 ; 0 ; 0 ; ; PIN_HSI ; pll_inst|auto_generated|pll1|clk[0] ; false path ; 0 ; 0 ; 0 ; ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[0] ; 124 ; 0 ; 0 ; 0 ; ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[0] ; 12 ; 0 ; 0 ; 0 ; ; PIN_HSI ; pll_inst|auto_generated|pll1|clk[3] ; false path ; 0 ; 0 ; 0 ; ; pll_inst|auto_generated|pll1|clk[0] ; pll_inst|auto_generated|pll1|clk[3] ; 12 ; 0 ; 0 ; 0 ; ; pll_inst|auto_generated|pll1|clk[3] ; pll_inst|auto_generated|pll1|clk[3] ; 14867 ; 0 ; 0 ; 0 ; +-------------------------------------+-------------------------------------+------------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. --------------- ; Report TCCS ; --------------- No dedicated SERDES Transmitter circuitry present in device or used in design --------------- ; Report RSKM ; --------------- No dedicated SERDES Receiver circuitry present in device or used in design +------------------------------------------------+ ; Unconstrained Paths ; +---------------------------------+-------+------+ ; Property ; Setup ; Hold ; +---------------------------------+-------+------+ ; Illegal Clocks ; 0 ; 0 ; ; Unconstrained Clocks ; 0 ; 0 ; ; Unconstrained Input Ports ; 13 ; 13 ; ; Unconstrained Input Port Paths ; 13 ; 13 ; ; Unconstrained Output Ports ; 14 ; 14 ; ; Unconstrained Output Port Paths ; 28 ; 28 ; +---------------------------------+-------+------+ +------------------------------------+ ; TimeQuest Timing Analyzer Messages ; +------------------------------------+ Info: ******************************************************************* Info: Running Quartus II 64-Bit TimeQuest Timing Analyzer Info: Version 13.0.0 Build 156 04/24/2013 SJ Full Version Info: Processing started: Tue Jul 15 16:27:09 2025 Info: Command: quartus_sta test_uart -c test_uart Info: qsta_default_script.tcl version: #1 Info (11104): Parallel Compilation has detected 8 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 4 of the 4 physical processors detected instead. Info (21077): Low junction temperature is 0 degrees C Info (21077): High junction temperature is 85 degrees C Info (332104): Reading SDC File: 'test_uart.sdc' Info (332110): Deriving PLL clocks Info (332110): create_generated_clock -source {pll_inst|auto_generated|pll1|inclk[0]} -multiply_by 30 -duty_cycle 50.00 -name {pll_inst|auto_generated|pll1|clk[0]} {pll_inst|auto_generated|pll1|clk[0]} Info (332110): create_generated_clock -source {pll_inst|auto_generated|pll1|inclk[0]} -multiply_by 15 -duty_cycle 50.00 -name {pll_inst|auto_generated|pll1|clk[3]} {pll_inst|auto_generated|pll1|clk[3]} Warning (332174): Ignored filter at test_uart.sdc(13): rv32|resetn_out could not be matched with a clock or keeper or register or port or pin or cell or partition Warning (332049): Ignored set_false_path at test_uart.sdc(13): Argument is not an object ID Info (332050): set_false_path -from rv32|resetn_out Critical Warning (332168): The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command. Critical Warning (332169): From PIN_HSI (Rise) to PIN_HSI (Rise) (setup and hold) Critical Warning (332169): From pll_inst|auto_generated|pll1|clk[0] (Rise) to pll_inst|auto_generated|pll1|clk[0] (Rise) (setup and hold) Critical Warning (332169): From pll_inst|auto_generated|pll1|clk[3] (Rise) to pll_inst|auto_generated|pll1|clk[0] (Rise) (setup and hold) Critical Warning (332169): From pll_inst|auto_generated|pll1|clk[0] (Rise) to pll_inst|auto_generated|pll1|clk[3] (Rise) (setup and hold) Critical Warning (332169): From pll_inst|auto_generated|pll1|clk[3] (Rise) to pll_inst|auto_generated|pll1|clk[3] (Rise) (setup and hold) Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON Info: Analyzing Slow 1200mV 85C Model Info (332146): Worst-case setup slack is 1.455 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 1.455 0.000 pll_inst|auto_generated|pll1|clk[0] Info (332119): 1.847 0.000 pll_inst|auto_generated|pll1|clk[3] Info (332119): 97.289 0.000 PIN_HSI Info (332146): Worst-case hold slack is 0.426 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 0.426 0.000 pll_inst|auto_generated|pll1|clk[3] Info (332119): 0.446 0.000 PIN_HSI Info (332119): 0.446 0.000 pll_inst|auto_generated|pll1|clk[0] Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 1.679 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 1.679 0.000 pll_inst|auto_generated|pll1|clk[0] Info (332119): 3.817 0.000 pll_inst|auto_generated|pll1|clk[3] Info (332119): 49.777 0.000 PIN_HSI Info (332119): 62.371 0.000 PIN_HSE Info: Analyzing Slow 1200mV 0C Model Info (334003): Started post-fitting delay annotation Info (334004): Delay annotation completed successfully Critical Warning (332168): The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command. Critical Warning (332169): From PIN_HSI (Rise) to PIN_HSI (Rise) (setup and hold) Critical Warning (332169): From pll_inst|auto_generated|pll1|clk[0] (Rise) to pll_inst|auto_generated|pll1|clk[0] (Rise) (setup and hold) Critical Warning (332169): From pll_inst|auto_generated|pll1|clk[3] (Rise) to pll_inst|auto_generated|pll1|clk[0] (Rise) (setup and hold) Critical Warning (332169): From pll_inst|auto_generated|pll1|clk[0] (Rise) to pll_inst|auto_generated|pll1|clk[3] (Rise) (setup and hold) Critical Warning (332169): From pll_inst|auto_generated|pll1|clk[3] (Rise) to pll_inst|auto_generated|pll1|clk[3] (Rise) (setup and hold) Info (332146): Worst-case setup slack is 1.679 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 1.679 0.000 pll_inst|auto_generated|pll1|clk[0] Info (332119): 2.217 0.000 pll_inst|auto_generated|pll1|clk[3] Info (332119): 97.513 0.000 PIN_HSI Info (332146): Worst-case hold slack is 0.375 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 0.375 0.000 pll_inst|auto_generated|pll1|clk[3] Info (332119): 0.395 0.000 PIN_HSI Info (332119): 0.395 0.000 pll_inst|auto_generated|pll1|clk[0] Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 1.679 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 1.679 0.000 pll_inst|auto_generated|pll1|clk[0] Info (332119): 3.802 0.000 pll_inst|auto_generated|pll1|clk[3] Info (332119): 49.764 0.000 PIN_HSI Info (332119): 62.365 0.000 PIN_HSE Info: Analyzing Fast 1200mV 0C Model Critical Warning (332168): The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command. Critical Warning (332169): From PIN_HSI (Rise) to PIN_HSI (Rise) (setup and hold) Critical Warning (332169): From pll_inst|auto_generated|pll1|clk[0] (Rise) to pll_inst|auto_generated|pll1|clk[0] (Rise) (setup and hold) Critical Warning (332169): From pll_inst|auto_generated|pll1|clk[3] (Rise) to pll_inst|auto_generated|pll1|clk[0] (Rise) (setup and hold) Critical Warning (332169): From pll_inst|auto_generated|pll1|clk[0] (Rise) to pll_inst|auto_generated|pll1|clk[3] (Rise) (setup and hold) Critical Warning (332169): From pll_inst|auto_generated|pll1|clk[3] (Rise) to pll_inst|auto_generated|pll1|clk[3] (Rise) (setup and hold) Info (332146): Worst-case setup slack is 3.045 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 3.045 0.000 pll_inst|auto_generated|pll1|clk[0] Info (332119): 5.489 0.000 pll_inst|auto_generated|pll1|clk[3] Info (332119): 98.879 0.000 PIN_HSI Info (332146): Worst-case hold slack is 0.153 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 0.153 0.000 pll_inst|auto_generated|pll1|clk[3] Info (332119): 0.182 0.000 PIN_HSI Info (332119): 0.182 0.000 pll_inst|auto_generated|pll1|clk[0] Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 1.864 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 1.864 0.000 pll_inst|auto_generated|pll1|clk[0] Info (332119): 3.947 0.000 pll_inst|auto_generated|pll1|clk[3] Info (332119): 49.255 0.000 PIN_HSI Info (332119): 61.901 0.000 PIN_HSE Info (332102): Design is not fully constrained for setup requirements Info (332102): Design is not fully constrained for hold requirements Info: Quartus II 64-Bit TimeQuest Timing Analyzer was successful. 0 errors, 20 warnings Info: Peak virtual memory: 4711 megabytes Info: Processing ended: Tue Jul 15 16:27:12 2025 Info: Elapsed time: 00:00:03 Info: Total CPU time (on all processors): 00:00:04