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macro_inst|u_uart[0]|u_regs|Mux0~3|combout macro_inst|u_uart[0]|u_rx[0]|rx_fifo|fifo[1][0]|LutOut
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macro_inst|u_uart[0]|u_rx[1]|Add4~1|datad macro_inst|u_uart[0]|u_rx[4]|rx_data_cnt[3]|D
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macro_inst|u_uart[0]|u_rx[1]|rx_data_cnt[3]|ena clken_ctrl_X48_Y4_N0|ClkEn
macro_inst|u_uart[0]|u_regs|break_error_ie[1]|ena clken_ctrl_X48_Y4_N1|ClkEn
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macro_inst|u_ahb2apb|hdone~0|combout macro_inst|u_ahb2apb|hdone|LutOut
macro_inst|u_ahb2apb|hdone|q macro_inst|u_ahb2apb|hdone|Q
macro_inst|u_uart[0]|u_regs|interrupts~14|dataa macro_inst|u_uart[0]|u_regs|interrupts[2]|A
macro_inst|u_uart[0]|u_regs|interrupts~14|datab macro_inst|u_uart[0]|u_regs|interrupts[2]|B
macro_inst|u_uart[0]|u_regs|interrupts~14|datac macro_inst|u_uart[0]|u_regs|interrupts[2]|C
macro_inst|u_uart[0]|u_regs|interrupts~14|datad macro_inst|u_uart[0]|u_regs|interrupts[2]|D
macro_inst|u_uart[0]|u_regs|interrupts[2]|clk macro_inst|u_uart[0]|u_regs|interrupts[2]|Clk
macro_inst|u_uart[0]|u_regs|interrupts[2]|clrn macro_inst|u_uart[0]|u_regs|interrupts[2]|AsyncReset
macro_inst|u_uart[0]|u_regs|interrupts~14|combout macro_inst|u_uart[0]|u_regs|interrupts[2]|LutOut
macro_inst|u_uart[0]|u_regs|interrupts[2]|q macro_inst|u_uart[0]|u_regs|interrupts[2]|Q
macro_inst|u_uart[0]|u_rx[0]|parity_error~0|dataa macro_inst|u_uart[0]|u_rx[0]|parity_error~0|A
macro_inst|u_uart[0]|u_rx[0]|parity_error~0|datab macro_inst|u_uart[0]|u_rx[0]|parity_error~0|B
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macro_inst|u_uart[0]|u_rx[0]|parity_error~0|datad macro_inst|u_uart[0]|u_rx[0]|parity_error~0|D
macro_inst|u_uart[0]|u_rx[0]|parity_error~0|combout macro_inst|u_uart[0]|u_rx[0]|parity_error~0|LutOut
macro_inst|u_ahb2apb|hreadyout~0|dataa macro_inst|u_ahb2apb|hreadyout|A
macro_inst|u_ahb2apb|hreadyout~0|datab macro_inst|u_ahb2apb|hreadyout|B
macro_inst|u_ahb2apb|hreadyout~0|datac macro_inst|u_ahb2apb|hreadyout|C
macro_inst|u_ahb2apb|hreadyout~0|datad macro_inst|u_ahb2apb|hreadyout|D
macro_inst|u_ahb2apb|hreadyout|clk macro_inst|u_ahb2apb|hreadyout|Clk
macro_inst|u_ahb2apb|hreadyout|clrn macro_inst|u_ahb2apb|hreadyout|AsyncReset
macro_inst|u_ahb2apb|hreadyout~0|combout macro_inst|u_ahb2apb|hreadyout|LutOut
macro_inst|u_ahb2apb|hreadyout|q macro_inst|u_ahb2apb|hreadyout|Q
macro_inst|u_uart[0]|u_rx[0]|break_error~0|dataa macro_inst|u_uart[0]|u_rx[0]|break_error|A
macro_inst|u_uart[0]|u_rx[0]|break_error~0|datab macro_inst|u_uart[0]|u_rx[0]|break_error|B
macro_inst|u_uart[0]|u_rx[0]|break_error~0|datac macro_inst|u_uart[0]|u_rx[0]|break_error|C
macro_inst|u_uart[0]|u_rx[0]|break_error~0|datad macro_inst|u_uart[0]|u_rx[0]|break_error|D
macro_inst|u_uart[0]|u_rx[0]|break_error|clk macro_inst|u_uart[0]|u_rx[0]|break_error|Clk
macro_inst|u_uart[0]|u_rx[0]|break_error|clrn macro_inst|u_uart[0]|u_rx[0]|break_error|AsyncReset
macro_inst|u_uart[0]|u_rx[0]|break_error~0|combout macro_inst|u_uart[0]|u_rx[0]|break_error|LutOut
macro_inst|u_uart[0]|u_rx[0]|break_error|q macro_inst|u_uart[0]|u_rx[0]|break_error|Q
macro_inst|u_uart[0]|u_rx[1]|rx_baud_cnt[0]|ena clken_ctrl_X50_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_rx[1]|rx_baud_cnt[1]|ena clken_ctrl_X50_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_rx[1]|rx_baud_cnt[2]|ena clken_ctrl_X50_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_rx[1]|rx_baud_cnt[3]|ena clken_ctrl_X50_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_rx[0]|rx_parity|ena clken_ctrl_X50_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_regs|rx_reg[1]|ena clken_ctrl_X50_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_rx[4]|rx_idle_en|ena clken_ctrl_X50_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_rx[1]|rx_bit|ena clken_ctrl_X50_Y2_N0|ClkEn
macro_inst|u_ahb2apb|hdone|ena clken_ctrl_X50_Y2_N1|ClkEn
macro_inst|u_uart[0]|u_regs|interrupts[2]|ena clken_ctrl_X50_Y2_N0|ClkEn
macro_inst|u_ahb2apb|hreadyout|ena clken_ctrl_X50_Y2_N1|ClkEn
macro_inst|u_uart[0]|u_rx[0]|break_error|ena clken_ctrl_X50_Y2_N0|ClkEn
macro_inst|u_uart[1]|u_tx[5]|comb~1|dataa macro_inst|u_uart[1]|u_tx[5]|comb~1|A
macro_inst|u_uart[1]|u_tx[5]|comb~1|datab macro_inst|u_uart[1]|u_tx[5]|comb~1|B
macro_inst|u_uart[1]|u_tx[5]|comb~1|datac macro_inst|u_uart[1]|u_tx[5]|comb~1|C
macro_inst|u_uart[1]|u_tx[5]|comb~1|datad macro_inst|u_uart[1]|u_tx[5]|comb~1|D
macro_inst|u_uart[1]|u_tx[5]|comb~1|combout macro_inst|u_uart[1]|u_tx[5]|comb~1|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~1|dataa macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt|A
macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~1|datab macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt|B
macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~1|datac macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt|C
macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~1|datad macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt|D
macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt|clk macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt|clrn macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~1|combout macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt|q macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt|Q
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macro_inst|u_uart[1]|u_tx[5]|Selector2~0|datab macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_DATA|B
macro_inst|u_uart[1]|u_tx[5]|Selector2~0|datac macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_DATA|C
macro_inst|u_uart[1]|u_tx[5]|Selector2~0|datad macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_DATA|D
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_DATA|clk macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_DATA|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_DATA|clrn macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_DATA|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|Selector2~0|combout macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_DATA|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_DATA|q macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_DATA|Q
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macro_inst|u_uart[1]|u_tx[5]|Selector3~1|datab macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_PARITY|B
macro_inst|u_uart[1]|u_tx[5]|Selector3~1|datac macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_PARITY|C
macro_inst|u_uart[1]|u_tx[5]|Selector3~1|datad macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_PARITY|D
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_PARITY|clk macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_PARITY|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_PARITY|clrn macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_PARITY|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|Selector3~1|combout macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_PARITY|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_PARITY|q macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_PARITY|Q
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macro_inst|u_uart[1]|u_tx[5]|Selector4~0|datab macro_inst|u_uart[1]|u_tx[5]|Selector4~0|B
macro_inst|u_uart[1]|u_tx[5]|Selector4~0|datac macro_inst|u_uart[1]|u_tx[5]|Selector4~0|C
macro_inst|u_uart[1]|u_tx[5]|Selector4~0|datad macro_inst|u_uart[1]|u_tx[5]|Selector4~0|D
macro_inst|u_uart[1]|u_tx[5]|Selector4~0|combout macro_inst|u_uart[1]|u_tx[5]|Selector4~0|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~2|dataa macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[0]|A
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~2|datab macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[0]|B
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~2|datac macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[0]|C
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~2|datad macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[0]|D
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[0]|clk macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[0]|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[0]|clrn macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[0]|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~2|combout macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[0]|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[0]|q macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[0]|Q
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]~1|dataa macro_inst|u_uart[1]|u_tx[5]|tx_bit|A
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]~1|datab macro_inst|u_uart[1]|u_tx[5]|tx_bit|B
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]~1|datac macro_inst|u_uart[1]|u_tx[5]|tx_bit|C
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]~1|datad macro_inst|u_uart[1]|u_tx[5]|tx_bit|D
macro_inst|u_uart[1]|u_tx[5]|tx_bit|clk macro_inst|u_uart[1]|u_tx[5]|tx_bit|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_bit|clrn macro_inst|u_uart[1]|u_tx[5]|tx_bit|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_bit|sclr macro_inst|u_uart[1]|u_tx[5]|tx_bit|SyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_bit|sload macro_inst|u_uart[1]|u_tx[5]|tx_bit|SyncLoad
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]~1|combout macro_inst|u_uart[1]|u_tx[5]|tx_bit|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_bit|q macro_inst|u_uart[1]|u_tx[5]|tx_bit|Q
macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~0|dataa macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~0|A
macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~0|datab macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~0|B
macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~0|datac macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~0|C
macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~0|datad macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~0|D
macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~0|combout macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt~0|LutOut
macro_inst|u_uart[1]|u_tx[5]|Selector4~1|dataa macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_STOP|A
macro_inst|u_uart[1]|u_tx[5]|Selector4~1|datab macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_STOP|B
macro_inst|u_uart[1]|u_tx[5]|Selector4~1|datac macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_STOP|C
macro_inst|u_uart[1]|u_tx[5]|Selector4~1|datad macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_STOP|D
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_STOP|clk macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_STOP|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_STOP|clrn macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_STOP|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|Selector4~1|combout macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_STOP|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_STOP|q macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_STOP|Q
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~0|dataa macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[1]|A
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~0|datab macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[1]|B
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~0|datac macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[1]|C
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~0|datad macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[1]|D
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[1]|clk macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[1]|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[1]|clrn macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[1]|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~0|combout macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[1]|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[1]|q macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[1]|Q
macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter~0|dataa macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter[0]|A
macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter~0|datab macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter[0]|B
macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter~0|datac macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter[0]|C
macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter~0|datad macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter[0]|D
macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter[0]|clk macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter[0]|Clk
macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter[0]|clrn macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter[0]|AsyncReset
macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter~0|combout macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter[0]|LutOut
macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter[0]|q macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter[0]|Q
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~3|dataa macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]|A
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~3|datab macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]|B
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~3|datac macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]|C
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~3|datad macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]|D
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]|clk macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]|clrn macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt~3|combout macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]|q macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]|Q
macro_inst|u_uart[1]|u_tx[5]|always0~0|dataa macro_inst|u_uart[1]|u_tx[5]|always0~0|A
macro_inst|u_uart[1]|u_tx[5]|always0~0|datab macro_inst|u_uart[1]|u_tx[5]|always0~0|B
macro_inst|u_uart[1]|u_tx[5]|always0~0|datac macro_inst|u_uart[1]|u_tx[5]|always0~0|C
macro_inst|u_uart[1]|u_tx[5]|always0~0|datad macro_inst|u_uart[1]|u_tx[5]|always0~0|D
macro_inst|u_uart[1]|u_tx[5]|always0~0|combout macro_inst|u_uart[1]|u_tx[5]|always0~0|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_stop_cnt|ena clken_ctrl_X50_Y3_N0|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_DATA|ena clken_ctrl_X50_Y3_N0|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_PARITY|ena clken_ctrl_X50_Y3_N0|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[0]|ena clken_ctrl_X50_Y3_N1|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_bit|ena clken_ctrl_X50_Y3_N0|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_STOP|ena clken_ctrl_X50_Y3_N0|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[1]|ena clken_ctrl_X50_Y3_N1|ClkEn
macro_inst|u_uart[0]|u_rx[4]|rx_fifo|counter[0]|ena clken_ctrl_X50_Y3_N0|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_data_cnt[2]|ena clken_ctrl_X50_Y3_N1|ClkEn
gpio9_io_in[0]|dataa gpio9_io_in[0]|A
gpio9_io_in[0]|datab gpio9_io_in[0]|B
gpio9_io_in[0]|datac gpio9_io_in[0]|C
gpio9_io_in[0]|datad gpio9_io_in[0]|D
gpio9_io_in[0]|combout gpio9_io_in[0]|LutOut
gpio9_io_in[5]|dataa gpio9_io_in[5]|A
gpio9_io_in[5]|datab gpio9_io_in[5]|B
gpio9_io_in[5]|datac gpio9_io_in[5]|C
gpio9_io_in[5]|datad gpio9_io_in[5]|D
gpio9_io_in[5]|combout gpio9_io_in[5]|LutOut
gpio9_io_in[6]|dataa gpio9_io_in[6]|A
gpio9_io_in[6]|datab gpio9_io_in[6]|B
gpio9_io_in[6]|datac gpio9_io_in[6]|C
gpio9_io_in[6]|datad gpio9_io_in[6]|D
gpio9_io_in[6]|combout gpio9_io_in[6]|LutOut
gpio9_io_in[7]|dataa gpio9_io_in[7]|A
gpio9_io_in[7]|datab gpio9_io_in[7]|B
gpio9_io_in[7]|datac gpio9_io_in[7]|C
gpio9_io_in[7]|datad gpio9_io_in[7]|D
gpio9_io_in[7]|combout gpio9_io_in[7]|LutOut
macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[1]~17|dataa macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[1]~17|A
macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[1]~17|datab macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[1]~17|B
macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[1]~17|datac macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[1]~17|C
macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[1]~17|datad macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[1]~17|D
macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[1]~17|combout macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[1]~17|LutOut
macro_inst|SIM_IO_12~1|dataa macro_inst|u_uart[0]|u_regs|parity_error_ie[1]|A
macro_inst|SIM_IO_12~1|datab macro_inst|u_uart[0]|u_regs|parity_error_ie[1]|B
macro_inst|SIM_IO_12~1|datac macro_inst|u_uart[0]|u_regs|parity_error_ie[1]|C
macro_inst|SIM_IO_12~1|datad macro_inst|u_uart[0]|u_regs|parity_error_ie[1]|D
macro_inst|u_uart[0]|u_regs|parity_error_ie[1]|clk macro_inst|u_uart[0]|u_regs|parity_error_ie[1]|Clk
macro_inst|u_uart[0]|u_regs|parity_error_ie[1]|clrn macro_inst|u_uart[0]|u_regs|parity_error_ie[1]|AsyncReset
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macro_inst|u_uart[0]|u_tx[5]|uart_txd|ena clken_ctrl_X51_Y1_N1|ClkEn
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macro_inst|u_uart[0]|u_rx[1]|break_error~0|datad macro_inst|u_uart[0]|u_rx[1]|break_error|D
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macro_inst|u_uart[0]|u_rx[2]|rx_fifo|counter~0|datad macro_inst|u_uart[0]|u_rx[2]|rx_fifo|counter[0]|D
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macro_inst|u_uart[0]|u_tx[0]|uart_txd|ena clken_ctrl_X53_Y1_N0|ClkEn
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macro_inst|u_uart[0]|u_tx[0]|tx_baud_cnt[3]|ena clken_ctrl_X53_Y1_N0|ClkEn
macro_inst|u_uart[0]|u_tx[0]|tx_bit|ena clken_ctrl_X53_Y1_N0|ClkEn
macro_inst|u_uart[0]|u_rx[2]|rx_fifo|counter[0]|ena clken_ctrl_X53_Y1_N0|ClkEn
macro_inst|u_uart[0]|u_rx[0]|rx_in[0]|ena clken_ctrl_X53_Y1_N1|ClkEn
macro_inst|u_uart[0]|u_regs|interrupts~17|dataa macro_inst|u_uart[0]|u_regs|overrun_error_ie[3]|A
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macro_inst|u_uart[0]|u_regs|interrupts~17|datad macro_inst|u_uart[0]|u_regs|overrun_error_ie[3]|D
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macro_inst|u_uart[0]|u_regs|overrun_error_ie[3]|clrn macro_inst|u_uart[0]|u_regs|overrun_error_ie[3]|AsyncReset
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macro_inst|u_uart[0]|u_regs|interrupts~17|combout macro_inst|u_uart[0]|u_regs|overrun_error_ie[3]|LutOut
macro_inst|u_uart[0]|u_regs|overrun_error_ie[3]|q macro_inst|u_uart[0]|u_regs|overrun_error_ie[3]|Q
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macro_inst|u_uart[0]|u_regs|interrupts~15|datad macro_inst|u_uart[0]|u_regs|interrupts~15|D
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macro_inst|u_uart[0]|u_rx[3]|rx_idle|ena clken_ctrl_X53_Y2_N1|ClkEn
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macro_inst|u_uart[0]|u_regs|tx_complete_ie[3]|ena clken_ctrl_X53_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_rx[3]|overrun_error|ena clken_ctrl_X53_Y2_N1|ClkEn
macro_inst|u_uart[0]|u_regs|break_error_ie[3]|ena clken_ctrl_X53_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[3]|ena clken_ctrl_X53_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_regs|framing_error_ie[3]|ena clken_ctrl_X53_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_regs|tx_not_full_ie[3]|ena clken_ctrl_X53_Y2_N0|ClkEn
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macro_inst|u_uart[0]|u_tx[0]|tx_fifo|fifo[1][1]|ena clken_ctrl_X53_Y3_N0|ClkEn
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macro_inst|u_uart[0]|u_tx[0]|tx_fifo|fifo[1][2]|ena clken_ctrl_X53_Y3_N0|ClkEn
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|datac macro_inst|u_uart[1]|u_rx[4]|rx_in[1]|C
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macro_inst|u_uart[1]|u_rx[4]|rx_in[1]|q macro_inst|u_uart[1]|u_rx[4]|rx_in[1]|Q
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macro_inst|u_uart[1]|u_rx[0]|Add4~2|datac macro_inst|u_uart[1]|u_rx[3]|rx_in[1]|C
macro_inst|u_uart[1]|u_rx[0]|Add4~2|datad macro_inst|u_uart[1]|u_rx[3]|rx_in[1]|D
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macro_inst|u_uart[1]|u_rx[3]|rx_in[1]|clrn macro_inst|u_uart[1]|u_rx[3]|rx_in[1]|AsyncReset
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macro_inst|u_uart[1]|u_rx[0]|Add4~2|combout macro_inst|u_uart[1]|u_rx[3]|rx_in[1]|LutOut
macro_inst|u_uart[1]|u_rx[3]|rx_in[1]|q macro_inst|u_uart[1]|u_rx[3]|rx_in[1]|Q
macro_inst|u_uart[1]|u_rx[4]|rx_in[4]~0|dataa macro_inst|u_uart[1]|u_rx[4]|rx_in[4]|A
macro_inst|u_uart[1]|u_rx[4]|rx_in[4]~0|datab macro_inst|u_uart[1]|u_rx[4]|rx_in[4]|B
macro_inst|u_uart[1]|u_rx[4]|rx_in[4]~0|datac macro_inst|u_uart[1]|u_rx[4]|rx_in[4]|C
macro_inst|u_uart[1]|u_rx[4]|rx_in[4]~0|datad macro_inst|u_uart[1]|u_rx[4]|rx_in[4]|D
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macro_inst|u_uart[1]|u_rx[4]|rx_in[4]|clrn macro_inst|u_uart[1]|u_rx[4]|rx_in[4]|AsyncReset
macro_inst|u_uart[1]|u_rx[4]|rx_in[4]~0|combout macro_inst|u_uart[1]|u_rx[4]|rx_in[4]|LutOut
macro_inst|u_uart[1]|u_rx[4]|rx_in[4]|q macro_inst|u_uart[1]|u_rx[4]|rx_in[4]|Q
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macro_inst|u_uart[0]|u_regs|interrupts~29|datac macro_inst|u_uart[0]|u_regs|interrupts[5]|C
macro_inst|u_uart[0]|u_regs|interrupts~29|datad macro_inst|u_uart[0]|u_regs|interrupts[5]|D
macro_inst|u_uart[0]|u_regs|interrupts[5]|clk macro_inst|u_uart[0]|u_regs|interrupts[5]|Clk
macro_inst|u_uart[0]|u_regs|interrupts[5]|clrn macro_inst|u_uart[0]|u_regs|interrupts[5]|AsyncReset
macro_inst|u_uart[0]|u_regs|interrupts~29|combout macro_inst|u_uart[0]|u_regs|interrupts[5]|LutOut
macro_inst|u_uart[0]|u_regs|interrupts[5]|q macro_inst|u_uart[0]|u_regs|interrupts[5]|Q
macro_inst|uart_rxd[9]|dataa macro_inst|u_uart[1]|u_rx[3]|rx_in[0]|A
macro_inst|uart_rxd[9]|datab macro_inst|u_uart[1]|u_rx[3]|rx_in[0]|B
macro_inst|uart_rxd[9]|datac macro_inst|u_uart[1]|u_rx[3]|rx_in[0]|C
macro_inst|uart_rxd[9]|datad macro_inst|u_uart[1]|u_rx[3]|rx_in[0]|D
macro_inst|u_uart[1]|u_rx[3]|rx_in[0]|clk macro_inst|u_uart[1]|u_rx[3]|rx_in[0]|Clk
macro_inst|u_uart[1]|u_rx[3]|rx_in[0]|clrn macro_inst|u_uart[1]|u_rx[3]|rx_in[0]|AsyncReset
macro_inst|uart_rxd[9]|combout macro_inst|u_uart[1]|u_rx[3]|rx_in[0]|LutOut
macro_inst|u_uart[1]|u_rx[3]|rx_in[0]|q macro_inst|u_uart[1]|u_rx[3]|rx_in[0]|Q
macro_inst|u_uart[0]|u_regs|rx_read~1|dataa macro_inst|u_uart[0]|u_regs|rx_read[1]|A
macro_inst|u_uart[0]|u_regs|rx_read~1|datab macro_inst|u_uart[0]|u_regs|rx_read[1]|B
macro_inst|u_uart[0]|u_regs|rx_read~1|datac macro_inst|u_uart[0]|u_regs|rx_read[1]|C
macro_inst|u_uart[0]|u_regs|rx_read~1|datad macro_inst|u_uart[0]|u_regs|rx_read[1]|D
macro_inst|u_uart[0]|u_regs|rx_read[1]|clk macro_inst|u_uart[0]|u_regs|rx_read[1]|Clk
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macro_inst|u_uart[0]|u_tx[0]|tx_state.UART_STOP|ena clken_ctrl_X54_Y1_N1|ClkEn
macro_inst|u_uart[0]|u_tx[0]|tx_state.UART_PARITY|ena clken_ctrl_X54_Y1_N1|ClkEn
macro_inst|u_uart[0]|u_tx[0]|tx_data_cnt[1]|ena clken_ctrl_X54_Y1_N0|ClkEn
macro_inst|u_uart[0]|u_tx[0]|tx_data_cnt[2]|ena clken_ctrl_X54_Y1_N0|ClkEn
macro_inst|u_uart[0]|u_tx[0]|tx_state.UART_DATA|ena clken_ctrl_X54_Y1_N1|ClkEn
|datac macro_inst|u_ahb2apb|haddr[12]|C
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macro_inst|u_ahb2apb|haddr[12]|q macro_inst|u_ahb2apb|haddr[12]|Q
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macro_inst|u_uart[0]|u_regs|break_error_ie[2]|clrn macro_inst|u_uart[0]|u_regs|break_error_ie[2]|AsyncReset
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macro_inst|u_ahb2apb|hwrite|sclr macro_inst|u_ahb2apb|hwrite|SyncReset
macro_inst|u_ahb2apb|hwrite|sload macro_inst|u_ahb2apb|hwrite|SyncLoad
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macro_inst|u_ahb2apb|haddr[7]|sload macro_inst|u_ahb2apb|haddr[7]|SyncLoad
macro_inst|u_ahb2apb|always0~0|combout macro_inst|u_ahb2apb|haddr[7]|LutOut
macro_inst|u_ahb2apb|haddr[7]|q macro_inst|u_ahb2apb|haddr[7]|Q
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macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]~18|datac macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]~18|C
macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]~18|datad macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]~18|D
macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]~18|combout macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]~18|LutOut
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macro_inst|u_uart[0]|u_regs|tx_not_full_ie[2]__feeder|datad macro_inst|u_uart[0]|u_regs|tx_not_full_ie[2]|D
macro_inst|u_uart[0]|u_regs|tx_not_full_ie[2]|clk macro_inst|u_uart[0]|u_regs|tx_not_full_ie[2]|Clk
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macro_inst|u_uart[0]|u_regs|tx_not_full_ie[2]|q macro_inst|u_uart[0]|u_regs|tx_not_full_ie[2]|Q
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macro_inst|u_uart[0]|u_regs|interrupts~11|datad macro_inst|u_uart[0]|u_regs|interrupts~11|D
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macro_inst|u_uart[0]|u_regs|interrupts~16|datad macro_inst|u_uart[0]|u_regs|interrupts~16|D
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macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]__feeder|datac macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]|C
macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]__feeder|datad macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]|D
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macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]__feeder|combout macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]|LutOut
macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]|q macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]|Q
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macro_inst|u_uart[0]|u_regs|Selector0~1|datab macro_inst|u_uart[0]|u_regs|tx_complete_ie[2]|B
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macro_inst|u_uart[0]|u_regs|Selector0~1|datad macro_inst|u_uart[0]|u_regs|tx_complete_ie[2]|D
macro_inst|u_uart[0]|u_regs|tx_complete_ie[2]|clk macro_inst|u_uart[0]|u_regs|tx_complete_ie[2]|Clk
macro_inst|u_uart[0]|u_regs|tx_complete_ie[2]|clrn macro_inst|u_uart[0]|u_regs|tx_complete_ie[2]|AsyncReset
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macro_inst|u_uart[0]|u_regs|tx_complete_ie[2]|q macro_inst|u_uart[0]|u_regs|tx_complete_ie[2]|Q
macro_inst|u_uart[0]|u_regs|framing_error_ie[2]__feeder|datac macro_inst|u_uart[0]|u_regs|framing_error_ie[2]|C
macro_inst|u_uart[0]|u_regs|framing_error_ie[2]__feeder|datad macro_inst|u_uart[0]|u_regs|framing_error_ie[2]|D
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macro_inst|u_uart[0]|u_regs|framing_error_ie[2]__feeder|combout macro_inst|u_uart[0]|u_regs|framing_error_ie[2]|LutOut
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macro_inst|u_uart[0]|u_regs|interrupts~12|datac macro_inst|u_uart[0]|u_regs|interrupts~12|C
macro_inst|u_uart[0]|u_regs|interrupts~12|datad macro_inst|u_uart[0]|u_regs|interrupts~12|D
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macro_inst|u_uart[0]|u_regs|overrun_error_ie[2]|ena clken_ctrl_X54_Y2_N1|ClkEn
macro_inst|u_uart[0]|u_regs|tx_not_full_ie[2]|ena clken_ctrl_X54_Y2_N1|ClkEn
macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[2]|ena clken_ctrl_X54_Y2_N1|ClkEn
macro_inst|u_uart[0]|u_regs|tx_complete_ie[2]|ena clken_ctrl_X54_Y2_N1|ClkEn
macro_inst|u_uart[0]|u_regs|framing_error_ie[2]|ena clken_ctrl_X54_Y2_N1|ClkEn
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macro_inst|u_uart[0]|u_tx[0]|tx_shift_reg[5]|ena clken_ctrl_X56_Y3_N1|ClkEn
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macro_inst|u_uart[1]|u_tx[1]|tx_data_cnt[0]~1|combout macro_inst|u_uart[1]|u_tx[1]|tx_data_cnt[0]~1|LutOut
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macro_inst|u_uart[1]|u_regs|Selector12~0|dataa macro_inst|u_uart[1]|u_regs|Selector12~0|A
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macro_inst|u_uart[1]|u_regs|Selector11~11|datac macro_inst|u_uart[1]|u_regs|tx_dma_en[3]|C
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macro_inst|u_uart[1]|u_rx[1]|rx_baud_cnt[3]|ena clken_ctrl_X56_Y6_N1|ClkEn
macro_inst|u_uart[1]|u_rx[1]|rx_data_cnt[2]|ena clken_ctrl_X56_Y6_N0|ClkEn
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macro_inst|u_uart[1]|u_tx[1]|tx_baud_cnt[2]~8|cin macro_inst|u_uart[1]|u_tx[1]|tx_baud_cnt[2]|Cin
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macro_inst|u_uart[1]|u_tx[1]|tx_baud_cnt[0]|ena clken_ctrl_X56_Y8_N0|ClkEn
macro_inst|u_uart[1]|u_tx[1]|tx_baud_cnt[1]|ena clken_ctrl_X56_Y8_N0|ClkEn
macro_inst|u_uart[1]|u_tx[1]|tx_baud_cnt[2]|ena clken_ctrl_X56_Y8_N0|ClkEn
macro_inst|u_uart[1]|u_tx[1]|tx_data_cnt[1]|ena clken_ctrl_X56_Y8_N1|ClkEn
macro_inst|u_uart[1]|u_tx[1]|tx_baud_cnt[3]|ena clken_ctrl_X56_Y8_N0|ClkEn
macro_inst|u_uart[1]|u_tx[1]|tx_data_cnt[0]|ena clken_ctrl_X56_Y8_N1|ClkEn
macro_inst|u_uart[1]|u_rx[0]|rx_state.UART_STOP|ena clken_ctrl_X56_Y8_N0|ClkEn
macro_inst|u_uart[1]|u_tx[1]|tx_bit|ena clken_ctrl_X56_Y8_N0|ClkEn
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macro_inst|u_uart[1]|u_rx[1]|always4~2|datad macro_inst|u_uart[1]|u_rx[1]|always4~2|D
macro_inst|u_uart[1]|u_rx[1]|always4~2|combout macro_inst|u_uart[1]|u_rx[1]|always4~2|LutOut
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macro_inst|u_uart[1]|u_tx[0]|Selector5~2|datad macro_inst|u_uart[1]|u_tx[0]|Selector5~2|D
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macro_inst|u_uart[1]|u_tx[0]|fifo_rden|datac macro_inst|u_uart[1]|u_rx[1]|rx_shift_reg[2]|C
macro_inst|u_uart[1]|u_tx[0]|fifo_rden|datad macro_inst|u_uart[1]|u_rx[1]|rx_shift_reg[2]|D
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macro_inst|u_uart[1]|u_tx[0]|Selector5~3|datad macro_inst|u_uart[1]|u_rx[1]|rx_shift_reg[3]|D
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macro_inst|u_uart[1]|u_rx[1]|rx_shift_reg[3]|clrn macro_inst|u_uart[1]|u_rx[1]|rx_shift_reg[3]|AsyncReset
macro_inst|u_uart[1]|u_rx[1]|rx_shift_reg[3]|sclr macro_inst|u_uart[1]|u_rx[1]|rx_shift_reg[3]|SyncReset
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macro_inst|u_uart[1]|u_tx[0]|Selector5~3|combout macro_inst|u_uart[1]|u_rx[1]|rx_shift_reg[3]|LutOut
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macro_inst|u_uart[1]|u_tx[0]|Selector4~0|datac macro_inst|u_uart[1]|u_tx[0]|Selector4~0|C
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macro_inst|u_uart[1]|u_rx[1]|Add1~0|dataa macro_inst|u_uart[1]|u_rx[1]|rx_shift_reg[7]|A
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macro_inst|u_uart[1]|u_rx[1]|Add1~0|datad macro_inst|u_uart[1]|u_rx[1]|rx_shift_reg[7]|D
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macro_inst|u_uart[1]|u_rx[1]|Add1~0|combout macro_inst|u_uart[1]|u_rx[1]|rx_shift_reg[7]|LutOut
macro_inst|u_uart[1]|u_rx[1]|rx_shift_reg[7]|q macro_inst|u_uart[1]|u_rx[1]|rx_shift_reg[7]|Q
macro_inst|u_uart[1]|u_tx[0]|comb~1|dataa macro_inst|u_uart[1]|u_tx[0]|comb~1|A
macro_inst|u_uart[1]|u_tx[0]|comb~1|datab macro_inst|u_uart[1]|u_tx[0]|comb~1|B
macro_inst|u_uart[1]|u_tx[0]|comb~1|datac macro_inst|u_uart[1]|u_tx[0]|comb~1|C
macro_inst|u_uart[1]|u_tx[0]|comb~1|datad macro_inst|u_uart[1]|u_tx[0]|comb~1|D
macro_inst|u_uart[1]|u_tx[0]|comb~1|combout macro_inst|u_uart[1]|u_tx[0]|comb~1|LutOut
macro_inst|u_uart[1]|u_rx[1]|always6~1|dataa macro_inst|u_uart[1]|u_rx[1]|rx_in[2]|A
macro_inst|u_uart[1]|u_rx[1]|always6~1|datab macro_inst|u_uart[1]|u_rx[1]|rx_in[2]|B
macro_inst|u_uart[1]|u_rx[1]|always6~1|datac macro_inst|u_uart[1]|u_rx[1]|rx_in[2]|C
macro_inst|u_uart[1]|u_rx[1]|always6~1|datad macro_inst|u_uart[1]|u_rx[1]|rx_in[2]|D
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macro_inst|u_uart[1]|u_rx[1]|rx_in[2]|clrn macro_inst|u_uart[1]|u_rx[1]|rx_in[2]|AsyncReset
macro_inst|u_uart[1]|u_rx[1]|rx_in[2]|sclr macro_inst|u_uart[1]|u_rx[1]|rx_in[2]|SyncReset
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macro_inst|u_uart[1]|u_rx[1]|always6~1|combout macro_inst|u_uart[1]|u_rx[1]|rx_in[2]|LutOut
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macro_inst|u_uart[1]|u_rx[0]|rx_shift_reg[1]|ena clken_ctrl_X57_Y8_N1|ClkEn
macro_inst|u_uart[1]|u_rx[0]|rx_in[0]|ena clken_ctrl_X57_Y8_N0|ClkEn
macro_inst|u_uart[1]|u_rx[0]|rx_in[2]|ena clken_ctrl_X57_Y8_N0|ClkEn
macro_inst|u_uart[1]|u_rx[0]|rx_shift_reg[4]|ena clken_ctrl_X57_Y8_N1|ClkEn
macro_inst|u_uart[1]|u_rx[0]|rx_shift_reg[3]|ena clken_ctrl_X57_Y8_N1|ClkEn
macro_inst|u_uart[1]|u_rx[0]|rx_shift_reg[6]|ena clken_ctrl_X57_Y8_N1|ClkEn
macro_inst|u_uart[1]|u_rx[0]|rx_shift_reg[2]|ena clken_ctrl_X57_Y8_N1|ClkEn
macro_inst|u_uart[1]|u_rx[0]|rx_shift_reg[7]|ena clken_ctrl_X57_Y8_N1|ClkEn
macro_inst|u_uart[1]|u_tx[0]|Selector4~1|dataa macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_STOP|A
macro_inst|u_uart[1]|u_tx[0]|Selector4~1|datab macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_STOP|B
macro_inst|u_uart[1]|u_tx[0]|Selector4~1|datac macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_STOP|C
macro_inst|u_uart[1]|u_tx[0]|Selector4~1|datad macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_STOP|D
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_STOP|clk macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_STOP|Clk
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_STOP|clrn macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_STOP|AsyncReset
macro_inst|u_uart[1]|u_tx[0]|Selector4~1|combout macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_STOP|LutOut
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_STOP|q macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_STOP|Q
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macro_inst|u_uart[1]|u_tx[0]|Selector3~1|datab macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_PARITY|B
macro_inst|u_uart[1]|u_tx[0]|Selector3~1|datac macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_PARITY|C
macro_inst|u_uart[1]|u_tx[0]|Selector3~1|datad macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_PARITY|D
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_PARITY|clk macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_PARITY|Clk
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_PARITY|clrn macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_PARITY|AsyncReset
macro_inst|u_uart[1]|u_tx[0]|Selector3~1|combout macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_PARITY|LutOut
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_PARITY|q macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_PARITY|Q
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~3|dataa macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[2]|A
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~3|datab macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[2]|B
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~3|datac macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[2]|C
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~3|datad macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[2]|D
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[2]|clk macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[2]|Clk
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[2]|clrn macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[2]|AsyncReset
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~3|combout macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[2]|LutOut
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[2]|q macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[2]|Q
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]~4|dataa macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|A
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]~4|datab macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|B
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]~4|datac macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|C
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]~4|datad macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|D
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|clk macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|Clk
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|clrn macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|AsyncReset
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|sclr macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|SyncReset
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|sload macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|SyncLoad
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macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]~4|count macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|Cout
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|q macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|Q
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macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]~6|datab macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|B
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]~6|datac macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|C
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]~6|datad macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|D
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]~6|cin macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|Cin
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|clk macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|Clk
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|clrn macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|AsyncReset
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|sclr macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|SyncReset
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|sload macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|SyncLoad
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]~6|combout macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|LutOut
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]~6|count macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|Cout
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|q macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|Q
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macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]~8|datab macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|B
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]~8|datac macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|C
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]~8|datad macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|D
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]~8|cin macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|Cin
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|clk macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|Clk
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|clrn macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|AsyncReset
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macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|sload macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|SyncLoad
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]~8|combout macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|LutOut
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]~8|count macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|Cout
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|q macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|Q
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macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_DATA|q macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_DATA|Q
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macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]~10|datab macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|B
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]~10|datac macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|C
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]~10|datad macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|D
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]~10|cin macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|Cin
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|clk macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|Clk
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|clrn macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|AsyncReset
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|sclr macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|SyncReset
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|sload macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|SyncLoad
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]~10|combout macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|LutOut
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|q macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|Q
macro_inst|u_uart[1]|u_tx[0]|always6~1|dataa macro_inst|u_uart[1]|u_tx[0]|tx_bit|A
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macro_inst|u_uart[1]|u_tx[0]|always6~1|datac macro_inst|u_uart[1]|u_tx[0]|tx_bit|C
macro_inst|u_uart[1]|u_tx[0]|always6~1|datad macro_inst|u_uart[1]|u_tx[0]|tx_bit|D
macro_inst|u_uart[1]|u_tx[0]|tx_bit|clk macro_inst|u_uart[1]|u_tx[0]|tx_bit|Clk
macro_inst|u_uart[1]|u_tx[0]|tx_bit|clrn macro_inst|u_uart[1]|u_tx[0]|tx_bit|AsyncReset
macro_inst|u_uart[1]|u_tx[0]|always6~1|combout macro_inst|u_uart[1]|u_tx[0]|tx_bit|LutOut
macro_inst|u_uart[1]|u_tx[0]|tx_bit|q macro_inst|u_uart[1]|u_tx[0]|tx_bit|Q
macro_inst|u_uart[1]|u_tx[0]|always6~0|dataa macro_inst|u_uart[1]|u_tx[0]|always6~0|A
macro_inst|u_uart[1]|u_tx[0]|always6~0|datab macro_inst|u_uart[1]|u_tx[0]|always6~0|B
macro_inst|u_uart[1]|u_tx[0]|always6~0|datac macro_inst|u_uart[1]|u_tx[0]|always6~0|C
macro_inst|u_uart[1]|u_tx[0]|always6~0|datad macro_inst|u_uart[1]|u_tx[0]|always6~0|D
macro_inst|u_uart[1]|u_tx[0]|always6~0|combout macro_inst|u_uart[1]|u_tx[0]|always6~0|LutOut
macro_inst|u_uart[1]|u_tx[0]|tx_parity~1|dataa macro_inst|u_uart[1]|u_tx[0]|tx_parity|A
macro_inst|u_uart[1]|u_tx[0]|tx_parity~1|datab macro_inst|u_uart[1]|u_tx[0]|tx_parity|B
macro_inst|u_uart[1]|u_tx[0]|tx_parity~1|datac macro_inst|u_uart[1]|u_tx[0]|tx_parity|C
macro_inst|u_uart[1]|u_tx[0]|tx_parity~1|datad macro_inst|u_uart[1]|u_tx[0]|tx_parity|D
macro_inst|u_uart[1]|u_tx[0]|tx_parity|clk macro_inst|u_uart[1]|u_tx[0]|tx_parity|Clk
macro_inst|u_uart[1]|u_tx[0]|tx_parity|clrn macro_inst|u_uart[1]|u_tx[0]|tx_parity|AsyncReset
macro_inst|u_uart[1]|u_tx[0]|tx_parity~1|combout macro_inst|u_uart[1]|u_tx[0]|tx_parity|LutOut
macro_inst|u_uart[1]|u_tx[0]|tx_parity|q macro_inst|u_uart[1]|u_tx[0]|tx_parity|Q
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~1|dataa macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START|A
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~1|datab macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START|B
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~1|datac macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START|C
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~1|datad macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START|D
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START|clk macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START|Clk
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START|clrn macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START|AsyncReset
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~1|combout macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START|LutOut
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START|q macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START|Q
macro_inst|u_uart[1]|u_tx[0]|always0~0|dataa macro_inst|u_uart[1]|u_tx[0]|always0~0|A
macro_inst|u_uart[1]|u_tx[0]|always0~0|datab macro_inst|u_uart[1]|u_tx[0]|always0~0|B
macro_inst|u_uart[1]|u_tx[0]|always0~0|datac macro_inst|u_uart[1]|u_tx[0]|always0~0|C
macro_inst|u_uart[1]|u_tx[0]|always0~0|datad macro_inst|u_uart[1]|u_tx[0]|always0~0|D
macro_inst|u_uart[1]|u_tx[0]|always0~0|combout macro_inst|u_uart[1]|u_tx[0]|always0~0|LutOut
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~0|dataa macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~0|A
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~0|datab macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~0|B
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~0|datac macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~0|C
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~0|datad macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~0|D
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~0|combout macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START~0|LutOut
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~0|dataa macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[1]|A
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~0|datab macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[1]|B
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~0|datac macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[1]|C
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~0|datad macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[1]|D
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[1]|clk macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[1]|Clk
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[1]|clrn macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[1]|AsyncReset
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~0|combout macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[1]|LutOut
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[1]|q macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[1]|Q
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~2|dataa macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[0]|A
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~2|datab macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[0]|B
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~2|datac macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[0]|C
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~2|datad macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[0]|D
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[0]|clk macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[0]|Clk
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[0]|clrn macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[0]|AsyncReset
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt~2|combout macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[0]|LutOut
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[0]|q macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[0]|Q
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_STOP|ena clken_ctrl_X57_Y9_N0|ClkEn
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_PARITY|ena clken_ctrl_X57_Y9_N0|ClkEn
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[2]|ena clken_ctrl_X57_Y9_N1|ClkEn
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[0]|ena clken_ctrl_X57_Y9_N0|ClkEn
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[1]|ena clken_ctrl_X57_Y9_N0|ClkEn
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[2]|ena clken_ctrl_X57_Y9_N0|ClkEn
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_DATA|ena clken_ctrl_X57_Y9_N0|ClkEn
macro_inst|u_uart[1]|u_tx[0]|tx_baud_cnt[3]|ena clken_ctrl_X57_Y9_N0|ClkEn
macro_inst|u_uart[1]|u_tx[0]|tx_bit|ena clken_ctrl_X57_Y9_N0|ClkEn
macro_inst|u_uart[1]|u_tx[0]|tx_parity|ena clken_ctrl_X57_Y9_N0|ClkEn
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_START|ena clken_ctrl_X57_Y9_N0|ClkEn
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[1]|ena clken_ctrl_X57_Y9_N1|ClkEn
macro_inst|u_uart[1]|u_tx[0]|tx_data_cnt[0]|ena clken_ctrl_X57_Y9_N1|ClkEn
macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt~0|dataa macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt[1]|A
macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt~0|datab macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt[1]|B
macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt~0|datac macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt[1]|C
macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt~0|datad macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt[1]|D
macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt[1]|clk macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt[1]|Clk
macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt[1]|clrn macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt[1]|AsyncReset
macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt~0|combout macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt[1]|LutOut
macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt[1]|q macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt[1]|Q
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macro_inst|u_uart[1]|u_rx[3]|Add4~0|datab macro_inst|u_uart[1]|u_rx[3]|Add4~0|B
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macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt[2]|ena clken_ctrl_X58_Y10_N1|ClkEn
macro_inst|u_uart[1]|u_tx[2]|tx_baud_cnt[0]|ena clken_ctrl_X58_Y10_N0|ClkEn
macro_inst|u_uart[1]|u_tx[2]|tx_baud_cnt[1]|ena clken_ctrl_X58_Y10_N0|ClkEn
macro_inst|u_uart[1]|u_tx[2]|tx_baud_cnt[2]|ena clken_ctrl_X58_Y10_N0|ClkEn
macro_inst|u_uart[1]|u_tx[2]|tx_baud_cnt[3]|ena clken_ctrl_X58_Y10_N0|ClkEn
macro_inst|u_uart[1]|u_tx[2]|tx_data_cnt[0]|ena clken_ctrl_X58_Y10_N1|ClkEn
macro_inst|u_uart[1]|u_tx[2]|tx_parity|ena clken_ctrl_X58_Y10_N0|ClkEn
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macro_inst|u_uart[1]|u_rx[3]|rx_fifo|fifo[1][3]|q macro_inst|u_uart[1]|u_rx[3]|rx_fifo|fifo[1][3]|Q
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macro_inst|u_uart[1]|u_regs|Mux0~5|datac macro_inst|u_uart[1]|u_regs|rx_reg[0]|C
macro_inst|u_uart[1]|u_regs|Mux0~5|datad macro_inst|u_uart[1]|u_regs|rx_reg[0]|D
macro_inst|u_uart[1]|u_regs|rx_reg[0]|clk macro_inst|u_uart[1]|u_regs|rx_reg[0]|Clk
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macro_inst|u_uart[1]|u_regs|Mux0~5|combout macro_inst|u_uart[1]|u_regs|rx_reg[0]|LutOut
macro_inst|u_uart[1]|u_regs|rx_reg[0]|q macro_inst|u_uart[1]|u_regs|rx_reg[0]|Q
macro_inst|u_uart[1]|u_regs|Mux6~4|dataa macro_inst|u_uart[1]|u_rx[3]|rx_fifo|fifo[1][6]|A
macro_inst|u_uart[1]|u_regs|Mux6~4|datab macro_inst|u_uart[1]|u_rx[3]|rx_fifo|fifo[1][6]|B
macro_inst|u_uart[1]|u_regs|Mux6~4|datac macro_inst|u_uart[1]|u_rx[3]|rx_fifo|fifo[1][6]|C
macro_inst|u_uart[1]|u_regs|Mux6~4|datad macro_inst|u_uart[1]|u_rx[3]|rx_fifo|fifo[1][6]|D
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macro_inst|u_uart[0]|u_tx[4]|tx_data_cnt[2]|ena clken_ctrl_X58_Y1_N0|ClkEn
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macro_inst|u_uart[0]|u_regs|apb_prdata[4]~16|datac macro_inst|u_uart[0]|u_regs|ibrd[2]|C
macro_inst|u_uart[0]|u_regs|apb_prdata[4]~16|datad macro_inst|u_uart[0]|u_regs|ibrd[2]|D
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macro_inst|u_uart[0]|u_regs|Selector11~9|datad macro_inst|u_uart[0]|u_regs|Selector11~9|D
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macro_inst|u_uart[0]|u_regs|Selector10~4|datad macro_inst|u_uart[0]|u_regs|Selector10~4|D
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macro_inst|u_uart[0]|u_regs|Selector10~2|datac macro_inst|u_uart[0]|u_regs|Selector10~2|C
macro_inst|u_uart[0]|u_regs|Selector10~2|datad macro_inst|u_uart[0]|u_regs|Selector10~2|D
macro_inst|u_uart[0]|u_regs|Selector10~2|combout macro_inst|u_uart[0]|u_regs|Selector10~2|LutOut
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macro_inst|u_uart[1]|u_regs|always1~0|combout macro_inst|u_uart[0]|u_regs|ibrd[10]|LutOut
macro_inst|u_uart[0]|u_regs|ibrd[10]|q macro_inst|u_uart[0]|u_regs|ibrd[10]|Q
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macro_inst|u_uart[1]|u_regs|ibrd[1]|ena clken_ctrl_X58_Y2_N1|ClkEn
macro_inst|u_uart[0]|u_regs|ibrd[1]|ena clken_ctrl_X58_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_regs|ibrd[3]|ena clken_ctrl_X58_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_regs|ibrd[10]|ena clken_ctrl_X58_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_regs|apb_read0|dataa macro_inst|u_uart[0]|u_regs|apb_pready|A
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macro_inst|u_uart[0]|u_regs|apb_read0|datac macro_inst|u_uart[0]|u_regs|apb_pready|C
macro_inst|u_uart[0]|u_regs|apb_read0|datad macro_inst|u_uart[0]|u_regs|apb_pready|D
macro_inst|u_uart[0]|u_regs|apb_pready|clk macro_inst|u_uart[0]|u_regs|apb_pready|Clk
macro_inst|u_uart[0]|u_regs|apb_pready|clrn macro_inst|u_uart[0]|u_regs|apb_pready|AsyncReset
macro_inst|u_uart[0]|u_regs|apb_read0|combout macro_inst|u_uart[0]|u_regs|apb_pready|LutOut
macro_inst|u_uart[0]|u_regs|apb_pready|q macro_inst|u_uart[0]|u_regs|apb_pready|Q
macro_inst|uart_rxd[8]|dataa macro_inst|u_uart[1]|u_rx[2]|rx_in[0]|A
macro_inst|uart_rxd[8]|datab macro_inst|u_uart[1]|u_rx[2]|rx_in[0]|B
macro_inst|uart_rxd[8]|datac macro_inst|u_uart[1]|u_rx[2]|rx_in[0]|C
macro_inst|uart_rxd[8]|datad macro_inst|u_uart[1]|u_rx[2]|rx_in[0]|D
macro_inst|u_uart[1]|u_rx[2]|rx_in[0]|clk macro_inst|u_uart[1]|u_rx[2]|rx_in[0]|Clk
macro_inst|u_uart[1]|u_rx[2]|rx_in[0]|clrn macro_inst|u_uart[1]|u_rx[2]|rx_in[0]|AsyncReset
macro_inst|uart_rxd[8]|combout macro_inst|u_uart[1]|u_rx[2]|rx_in[0]|LutOut
macro_inst|u_uart[1]|u_rx[2]|rx_in[0]|q macro_inst|u_uart[1]|u_rx[2]|rx_in[0]|Q
macro_inst|u_uart[0]|u_rx[5]|framing_error~0|dataa macro_inst|u_uart[0]|u_rx[5]|framing_error|A
macro_inst|u_uart[0]|u_rx[5]|framing_error~0|datab macro_inst|u_uart[0]|u_rx[5]|framing_error|B
macro_inst|u_uart[0]|u_rx[5]|framing_error~0|datac macro_inst|u_uart[0]|u_rx[5]|framing_error|C
macro_inst|u_uart[0]|u_rx[5]|framing_error~0|datad macro_inst|u_uart[0]|u_rx[5]|framing_error|D
macro_inst|u_uart[0]|u_rx[5]|framing_error|clk macro_inst|u_uart[0]|u_rx[5]|framing_error|Clk
macro_inst|u_uart[0]|u_rx[5]|framing_error|clrn macro_inst|u_uart[0]|u_rx[5]|framing_error|AsyncReset
macro_inst|u_uart[0]|u_rx[5]|framing_error~0|combout macro_inst|u_uart[0]|u_rx[5]|framing_error|LutOut
macro_inst|u_uart[0]|u_rx[5]|framing_error|q macro_inst|u_uart[0]|u_rx[5]|framing_error|Q
macro_inst|u_uart[0]|u_rx[5]|break_error~0|dataa macro_inst|u_uart[0]|u_rx[5]|break_error|A
macro_inst|u_uart[0]|u_rx[5]|break_error~0|datab macro_inst|u_uart[0]|u_rx[5]|break_error|B
macro_inst|u_uart[0]|u_rx[5]|break_error~0|datac macro_inst|u_uart[0]|u_rx[5]|break_error|C
macro_inst|u_uart[0]|u_rx[5]|break_error~0|datad macro_inst|u_uart[0]|u_rx[5]|break_error|D
macro_inst|u_uart[0]|u_rx[5]|break_error|clk macro_inst|u_uart[0]|u_rx[5]|break_error|Clk
macro_inst|u_uart[0]|u_rx[5]|break_error|clrn macro_inst|u_uart[0]|u_rx[5]|break_error|AsyncReset
macro_inst|u_uart[0]|u_rx[5]|break_error~0|combout macro_inst|u_uart[0]|u_rx[5]|break_error|LutOut
macro_inst|u_uart[0]|u_rx[5]|break_error|q macro_inst|u_uart[0]|u_rx[5]|break_error|Q
macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[0]~12|dataa macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[0]~12|A
macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[0]~12|datab macro_inst|u_uart[0]|u_regs|rx_not_empty_ie[0]~12|B
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macro_inst|u_uart[0]|u_regs|clear_flags[4]~15|datad macro_inst|u_uart[0]|u_regs|clear_flags[4]~15|D
macro_inst|u_uart[0]|u_regs|clear_flags[4]~15|combout macro_inst|u_uart[0]|u_regs|clear_flags[4]~15|LutOut
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macro_inst|u_uart[0]|u_regs|rx_dma_en[5]~2|datad macro_inst|u_uart[0]|u_regs|rx_dma_en[5]~2|D
macro_inst|u_uart[0]|u_regs|rx_dma_en[5]~2|combout macro_inst|u_uart[0]|u_regs|rx_dma_en[5]~2|LutOut
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macro_inst|u_uart[0]|u_regs|tx_dma_en[5]|ena clken_ctrl_X58_Y4_N0|ClkEn
macro_inst|u_uart[0]|u_regs|apb_prdata[1]|ena clken_ctrl_X58_Y4_N1|ClkEn
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macro_inst|u_uart[1]|u_rx[2]|rx_state.UART_STOP~1|combout macro_inst|u_uart[1]|u_rx[2]|rx_state.UART_STOP|LutOut
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macro_inst|u_uart[1]|u_regs|clear_flags[2]~14|combout macro_inst|u_uart[1]|u_regs|clear_flags[2]~14|LutOut
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macro_inst|u_uart[0]|u_regs|ibrd[0]~_wirecell|combout macro_inst|u_uart[1]|u_regs|fbrd[0]|LutOut
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macro_inst|u_uart[1]|u_rx[2]|break_error~0|datab macro_inst|u_uart[1]|u_rx[2]|break_error|B
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macro_inst|u_uart[1]|u_rx[2]|break_error|clk macro_inst|u_uart[1]|u_rx[2]|break_error|Clk
macro_inst|u_uart[1]|u_rx[2]|break_error|clrn macro_inst|u_uart[1]|u_rx[2]|break_error|AsyncReset
macro_inst|u_uart[1]|u_rx[2]|break_error~0|combout macro_inst|u_uart[1]|u_rx[2]|break_error|LutOut
macro_inst|u_uart[1]|u_rx[2]|break_error|q macro_inst|u_uart[1]|u_rx[2]|break_error|Q
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macro_inst|u_uart[1]|u_tx[2]|tx_complete~0|datad macro_inst|u_uart[1]|u_tx[2]|tx_complete|D
macro_inst|u_uart[1]|u_tx[2]|tx_complete|clk macro_inst|u_uart[1]|u_tx[2]|tx_complete|Clk
macro_inst|u_uart[1]|u_tx[2]|tx_complete|clrn macro_inst|u_uart[1]|u_tx[2]|tx_complete|AsyncReset
macro_inst|u_uart[1]|u_tx[2]|tx_complete~0|combout macro_inst|u_uart[1]|u_tx[2]|tx_complete|LutOut
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macro_inst|u_uart[1]|u_rx[2]|rx_state.UART_PARITY|clrn macro_inst|u_uart[1]|u_rx[2]|rx_state.UART_PARITY|AsyncReset
macro_inst|u_uart[1]|u_rx[2]|rx_state.UART_PARITY~1|combout macro_inst|u_uart[1]|u_rx[2]|rx_state.UART_PARITY|LutOut
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macro_inst|u_uart[1]|u_regs|Equal2~2|datac macro_inst|u_uart[1]|u_regs|Equal2~2|C
macro_inst|u_uart[1]|u_regs|Equal2~2|datad macro_inst|u_uart[1]|u_regs|Equal2~2|D
macro_inst|u_uart[1]|u_regs|Equal2~2|combout macro_inst|u_uart[1]|u_regs|Equal2~2|LutOut
macro_inst|u_uart[1]|u_rx[2]|overrun_error~0|dataa macro_inst|u_uart[1]|u_rx[2]|overrun_error|A
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macro_inst|u_uart[1]|u_rx[2]|overrun_error~0|datad macro_inst|u_uart[1]|u_rx[2]|overrun_error|D
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macro_inst|u_uart[1]|u_rx[2]|overrun_error|clrn macro_inst|u_uart[1]|u_rx[2]|overrun_error|AsyncReset
macro_inst|u_uart[1]|u_rx[2]|overrun_error~0|combout macro_inst|u_uart[1]|u_rx[2]|overrun_error|LutOut
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macro_inst|u_uart[0]|u_regs|uart_en|ena clken_ctrl_X58_Y5_N0|ClkEn
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macro_inst|u_uart[1]|u_rx[2]|break_error|ena clken_ctrl_X58_Y5_N0|ClkEn
macro_inst|u_uart[1]|u_tx[2]|tx_complete|ena clken_ctrl_X58_Y5_N0|ClkEn
macro_inst|u_uart[1]|u_rx[2]|rx_state.UART_PARITY|ena clken_ctrl_X58_Y5_N0|ClkEn
macro_inst|u_uart[1]|u_rx[2]|overrun_error|ena clken_ctrl_X58_Y5_N0|ClkEn
macro_inst|u_uart[1]|u_rx[1]|rx_state.UART_PARITY~1|dataa macro_inst|u_uart[1]|u_rx[1]|rx_state.UART_PARITY|A
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macro_inst|u_uart[1]|u_rx[1]|rx_state.UART_PARITY|clk macro_inst|u_uart[1]|u_rx[1]|rx_state.UART_PARITY|Clk
macro_inst|u_uart[1]|u_rx[1]|rx_state.UART_PARITY|clrn macro_inst|u_uart[1]|u_rx[1]|rx_state.UART_PARITY|AsyncReset
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macro_inst|u_uart[1]|u_rx[1]|rx_state.UART_PARITY|q macro_inst|u_uart[1]|u_rx[1]|rx_state.UART_PARITY|Q
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macro_inst|u_uart[1]|u_rx[1]|Selector4~5|datad macro_inst|u_uart[1]|u_rx[1]|Selector4~5|D
macro_inst|u_uart[1]|u_rx[1]|Selector4~5|combout macro_inst|u_uart[1]|u_rx[1]|Selector4~5|LutOut
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macro_inst|u_uart[1]|u_tx[0]|tx_complete~0|datad macro_inst|u_uart[1]|u_tx[0]|tx_complete|D
macro_inst|u_uart[1]|u_tx[0]|tx_complete|clk macro_inst|u_uart[1]|u_tx[0]|tx_complete|Clk
macro_inst|u_uart[1]|u_tx[0]|tx_complete|clrn macro_inst|u_uart[1]|u_tx[0]|tx_complete|AsyncReset
macro_inst|u_uart[1]|u_tx[0]|tx_complete~0|combout macro_inst|u_uart[1]|u_tx[0]|tx_complete|LutOut
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macro_inst|u_uart[1]|u_rx[1]|rx_idle|clrn macro_inst|u_uart[1]|u_rx[1]|rx_idle|AsyncReset
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macro_inst|u_uart[1]|u_rx[1]|Selector4~4|datac macro_inst|u_uart[1]|u_rx[1]|Selector4~4|C
macro_inst|u_uart[1]|u_rx[1]|Selector4~4|datad macro_inst|u_uart[1]|u_rx[1]|Selector4~4|D
macro_inst|u_uart[1]|u_rx[1]|Selector4~4|combout macro_inst|u_uart[1]|u_rx[1]|Selector4~4|LutOut
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macro_inst|u_uart[1]|u_rx[2]|always10~2|combout macro_inst|u_uart[1]|u_rx[2]|always10~2|LutOut
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macro_inst|u_uart[1]|u_regs|interrupts~10|datad macro_inst|u_uart[1]|u_regs|tx_not_full_ie[2]|D
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macro_inst|u_uart[1]|u_regs|tx_not_full_ie[2]|sload macro_inst|u_uart[1]|u_regs|tx_not_full_ie[2]|SyncLoad
macro_inst|u_uart[1]|u_regs|interrupts~10|combout macro_inst|u_uart[1]|u_regs|tx_not_full_ie[2]|LutOut
macro_inst|u_uart[1]|u_regs|tx_not_full_ie[2]|q macro_inst|u_uart[1]|u_regs|tx_not_full_ie[2]|Q
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macro_inst|u_uart[1]|u_regs|Selector9~0|datad macro_inst|u_uart[1]|u_regs|Selector9~0|D
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macro_inst|u_uart[1]|u_regs|interrupts~11|datad macro_inst|u_uart[1]|u_regs|parity_error_ie[2]|D
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macro_inst|u_uart[1]|u_regs|parity_error_ie[2]|sclr macro_inst|u_uart[1]|u_regs|parity_error_ie[2]|SyncReset
macro_inst|u_uart[1]|u_regs|parity_error_ie[2]|sload macro_inst|u_uart[1]|u_regs|parity_error_ie[2]|SyncLoad
macro_inst|u_uart[1]|u_regs|interrupts~11|combout macro_inst|u_uart[1]|u_regs|parity_error_ie[2]|LutOut
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macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[2]|q macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[2]|Q
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macro_inst|u_uart[1]|u_regs|interrupts~14|datac macro_inst|u_uart[1]|u_regs|interrupts[2]|C
macro_inst|u_uart[1]|u_regs|interrupts~14|datad macro_inst|u_uart[1]|u_regs|interrupts[2]|D
macro_inst|u_uart[1]|u_regs|interrupts[2]|clk macro_inst|u_uart[1]|u_regs|interrupts[2]|Clk
macro_inst|u_uart[1]|u_regs|interrupts[2]|clrn macro_inst|u_uart[1]|u_regs|interrupts[2]|AsyncReset
macro_inst|u_uart[1]|u_regs|interrupts~14|combout macro_inst|u_uart[1]|u_regs|interrupts[2]|LutOut
macro_inst|u_uart[1]|u_regs|interrupts[2]|q macro_inst|u_uart[1]|u_regs|interrupts[2]|Q
macro_inst|u_uart[1]|u_regs|interrupts~0|dataa macro_inst|u_uart[1]|u_regs|interrupts~0|A
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macro_inst|u_uart[1]|u_regs|interrupts~0|combout macro_inst|u_uart[1]|u_regs|interrupts~0|LutOut
macro_inst|u_uart[1]|u_rx[3]|overrun_error~0|dataa macro_inst|u_uart[1]|u_rx[3]|overrun_error|A
macro_inst|u_uart[1]|u_rx[3]|overrun_error~0|datab macro_inst|u_uart[1]|u_rx[3]|overrun_error|B
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macro_inst|u_uart[1]|u_rx[3]|overrun_error~0|datad macro_inst|u_uart[1]|u_rx[3]|overrun_error|D
macro_inst|u_uart[1]|u_rx[3]|overrun_error|clk macro_inst|u_uart[1]|u_rx[3]|overrun_error|Clk
macro_inst|u_uart[1]|u_rx[3]|overrun_error|clrn macro_inst|u_uart[1]|u_rx[3]|overrun_error|AsyncReset
macro_inst|u_uart[1]|u_rx[3]|overrun_error~0|combout macro_inst|u_uart[1]|u_rx[3]|overrun_error|LutOut
macro_inst|u_uart[1]|u_rx[3]|overrun_error|q macro_inst|u_uart[1]|u_rx[3]|overrun_error|Q
macro_inst|u_uart[1]|u_regs|overrun_error_ie[2]|ena clken_ctrl_X58_Y7_N0|ClkEn
macro_inst|u_uart[1]|u_regs|rx_idle_ie[2]|ena clken_ctrl_X58_Y7_N0|ClkEn
macro_inst|u_uart[1]|u_rx[0]|overrun_error|ena clken_ctrl_X58_Y7_N1|ClkEn
macro_inst|u_uart[1]|u_rx[2]|parity_error|ena clken_ctrl_X58_Y7_N1|ClkEn
macro_inst|u_uart[1]|u_regs|framing_error_ie[2]|ena clken_ctrl_X58_Y7_N0|ClkEn
macro_inst|u_uart[1]|u_regs|break_error_ie[2]|ena clken_ctrl_X58_Y7_N0|ClkEn
macro_inst|u_uart[1]|u_regs|tx_not_full_ie[2]|ena clken_ctrl_X58_Y7_N0|ClkEn
macro_inst|u_uart[1]|u_regs|interrupts[0]|ena clken_ctrl_X58_Y7_N1|ClkEn
macro_inst|u_uart[1]|u_regs|parity_error_ie[2]|ena clken_ctrl_X58_Y7_N0|ClkEn
macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[2]|ena clken_ctrl_X58_Y7_N0|ClkEn
macro_inst|u_uart[1]|u_regs|interrupts[2]|ena clken_ctrl_X58_Y7_N1|ClkEn
macro_inst|u_uart[1]|u_rx[3]|overrun_error|ena clken_ctrl_X58_Y7_N1|ClkEn
macro_inst|u_uart[1]|u_tx[0]|Selector0~0|dataa macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_IDLE|A
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macro_inst|u_uart[1]|u_tx[0]|Selector0~0|datac macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_IDLE|C
macro_inst|u_uart[1]|u_tx[0]|Selector0~0|datad macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_IDLE|D
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_IDLE|clk macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_IDLE|Clk
macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_IDLE|clrn macro_inst|u_uart[1]|u_tx[0]|tx_state.UART_IDLE|AsyncReset
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macro_inst|u_uart[1]|u_rx[1]|overrun_error|ena clken_ctrl_X58_Y9_N0|ClkEn
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macro_inst|u_uart[1]|u_tx[1]|tx_state.UART_IDLE|ena clken_ctrl_X58_Y9_N0|ClkEn
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macro_inst|u_uart[1]|u_rx[1]|rx_idle_en|ena clken_ctrl_X58_Y9_N0|ClkEn
macro_inst|u_uart[1]|u_rx[1]|framing_error|ena clken_ctrl_X58_Y9_N0|ClkEn
macro_inst|u_uart[1]|u_regs|rx_read[5]|ena clken_ctrl_X58_Y9_N0|ClkEn
macro_inst|u_uart[1]|u_tx[1]|tx_fifo|counter[0]|ena clken_ctrl_X58_Y9_N0|ClkEn
macro_inst|u_uart[1]|u_rx[3]|rx_fifo|wrreq~0|dataa macro_inst|u_uart[1]|u_rx[3]|rx_fifo|wrreq~0|A
macro_inst|u_uart[1]|u_rx[3]|rx_fifo|wrreq~0|datab macro_inst|u_uart[1]|u_rx[3]|rx_fifo|wrreq~0|B
macro_inst|u_uart[1]|u_rx[3]|rx_fifo|wrreq~0|datac macro_inst|u_uart[1]|u_rx[3]|rx_fifo|wrreq~0|C
macro_inst|u_uart[1]|u_rx[3]|rx_fifo|wrreq~0|datad macro_inst|u_uart[1]|u_rx[3]|rx_fifo|wrreq~0|D
macro_inst|u_uart[1]|u_rx[3]|rx_fifo|wrreq~0|combout macro_inst|u_uart[1]|u_rx[3]|rx_fifo|wrreq~0|LutOut
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macro_inst|u_uart[1]|u_rx[3]|Selector2~4|datad macro_inst|u_uart[1]|u_rx[3]|Selector2~4|D
macro_inst|u_uart[1]|u_rx[3]|Selector2~4|combout macro_inst|u_uart[1]|u_rx[3]|Selector2~4|LutOut
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macro_inst|u_uart[1]|u_rx[3]|Selector4~2|datad macro_inst|u_uart[1]|u_rx[3]|Selector4~2|D
macro_inst|u_uart[1]|u_rx[3]|Selector4~2|combout macro_inst|u_uart[1]|u_rx[3]|Selector4~2|LutOut
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macro_inst|u_uart[1]|u_rx[3]|rx_state.UART_STOP|clrn macro_inst|u_uart[1]|u_rx[3]|rx_state.UART_STOP|AsyncReset
macro_inst|u_uart[1]|u_rx[3]|rx_state.UART_STOP~1|combout macro_inst|u_uart[1]|u_rx[3]|rx_state.UART_STOP|LutOut
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macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt~5|datac macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt[1]|C
macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt~5|datad macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt[1]|D
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macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt~5|combout macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt[1]|LutOut
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macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt~2|datad macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt[2]|D
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macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt[2]|clrn macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt[2]|AsyncReset
macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt~2|combout macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt[2]|LutOut
macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt[2]|q macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt[2]|Q
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macro_inst|u_uart[1]|u_rx[3]|Selector4~4|datab macro_inst|u_uart[1]|u_rx[3]|Selector4~4|B
macro_inst|u_uart[1]|u_rx[3]|Selector4~4|datac macro_inst|u_uart[1]|u_rx[3]|Selector4~4|C
macro_inst|u_uart[1]|u_rx[3]|Selector4~4|datad macro_inst|u_uart[1]|u_rx[3]|Selector4~4|D
macro_inst|u_uart[1]|u_rx[3]|Selector4~4|combout macro_inst|u_uart[1]|u_rx[3]|Selector4~4|LutOut
macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt~4|dataa macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt[0]|A
macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt~4|datab macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt[0]|B
macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt~4|datac macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt[0]|C
macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt~4|datad macro_inst|u_uart[1]|u_rx[3]|rx_data_cnt[0]|D
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macro_inst|u_uart[1]|u_rx[3]|Selector2~1|datac macro_inst|u_uart[1]|u_rx[3]|Selector2~1|C
macro_inst|u_uart[1]|u_rx[3]|Selector2~1|datad macro_inst|u_uart[1]|u_rx[3]|Selector2~1|D
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macro_inst|u_uart[1]|u_rx[3]|always3~2|dataa macro_inst|u_uart[1]|u_rx[3]|always3~2|A
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macro_inst|u_ahb2apb|haddr[8]|ena clken_ctrl_X59_Y2_N1|ClkEn
macro_inst|u_ahb2apb|paddr[3]|ena clken_ctrl_X59_Y2_N0|ClkEn
macro_inst|u_ahb2apb|haddr[10]|ena clken_ctrl_X59_Y2_N1|ClkEn
macro_inst|u_ahb2apb|haddr[5]|ena clken_ctrl_X59_Y2_N1|ClkEn
macro_inst|u_ahb2apb|paddr[10]|ena clken_ctrl_X59_Y2_N0|ClkEn
macro_inst|u_ahb2apb|haddr[4]|ena clken_ctrl_X59_Y2_N1|ClkEn
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macro_inst|u_uart[1]|u_rx[3]|rx_baud_cnt[3]|ena clken_ctrl_X60_Y10_N1|ClkEn
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macro_inst|u_uart[1]|u_tx[3]|comb~1|dataa macro_inst|u_uart[1]|u_tx[3]|comb~1|A
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macro_inst|u_uart[1]|u_tx[5]|tx_baud_cnt[2]~8|count macro_inst|u_uart[1]|u_tx[5]|tx_baud_cnt[2]|Cout
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macro_inst|u_uart[1]|u_tx[5]|tx_baud_cnt[3]~10|cin macro_inst|u_uart[1]|u_tx[5]|tx_baud_cnt[3]|Cin
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macro_inst|u_uart[1]|u_tx[3]|tx_stop_cnt|ena clken_ctrl_X61_Y10_N0|ClkEn
macro_inst|u_uart[1]|u_tx[4]|tx_fifo|counter[0]|ena clken_ctrl_X61_Y10_N0|ClkEn
macro_inst|u_uart[1]|u_tx[3]|tx_state.UART_START|ena clken_ctrl_X61_Y10_N0|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_baud_cnt[0]|ena clken_ctrl_X61_Y10_N0|ClkEn
macro_inst|u_uart[1]|u_tx[4]|tx_state.UART_IDLE|ena clken_ctrl_X61_Y10_N0|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_baud_cnt[1]|ena clken_ctrl_X61_Y10_N0|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_baud_cnt[2]|ena clken_ctrl_X61_Y10_N0|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_baud_cnt[3]|ena clken_ctrl_X61_Y10_N0|ClkEn
macro_inst|u_uart[1]|u_rx[5]|parity_error~0|dataa macro_inst|u_uart[1]|u_rx[5]|parity_error~0|A
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macro_inst|u_uart[1]|u_rx[5]|parity_error~0|datac macro_inst|u_uart[1]|u_rx[5]|parity_error~0|C
macro_inst|u_uart[1]|u_rx[5]|parity_error~0|datad macro_inst|u_uart[1]|u_rx[5]|parity_error~0|D
macro_inst|u_uart[1]|u_rx[5]|parity_error~0|combout macro_inst|u_uart[1]|u_rx[5]|parity_error~0|LutOut
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macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY~1|datad macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY|D
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY|clk macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY|Clk
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY|clrn macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY|AsyncReset
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY~1|combout macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY|LutOut
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macro_inst|u_uart[1]|u_rx[5]|Selector2~6|datad macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_DATA|D
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_DATA|clk macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_DATA|Clk
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_DATA|clrn macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_DATA|AsyncReset
macro_inst|u_uart[1]|u_rx[5]|Selector2~6|combout macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_DATA|LutOut
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_DATA|q macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_DATA|Q
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macro_inst|u_uart[1]|u_rx[5]|Selector4~4|datab macro_inst|u_uart[1]|u_rx[5]|Selector4~4|B
macro_inst|u_uart[1]|u_rx[5]|Selector4~4|datac macro_inst|u_uart[1]|u_rx[5]|Selector4~4|C
macro_inst|u_uart[1]|u_rx[5]|Selector4~4|datad macro_inst|u_uart[1]|u_rx[5]|Selector4~4|D
macro_inst|u_uart[1]|u_rx[5]|Selector4~4|combout macro_inst|u_uart[1]|u_rx[5]|Selector4~4|LutOut
macro_inst|u_uart[1]|u_rx[5]|always8~0|dataa macro_inst|u_uart[1]|u_rx[5]|always8~0|A
macro_inst|u_uart[1]|u_rx[5]|always8~0|datab macro_inst|u_uart[1]|u_rx[5]|always8~0|B
macro_inst|u_uart[1]|u_rx[5]|always8~0|datac macro_inst|u_uart[1]|u_rx[5]|always8~0|C
macro_inst|u_uart[1]|u_rx[5]|always8~0|datad macro_inst|u_uart[1]|u_rx[5]|always8~0|D
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macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP~1|datad macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP|D
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP|clk macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP|Clk
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP|clrn macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP|AsyncReset
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP~1|combout macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP|LutOut
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP|q macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP|Q
macro_inst|u_uart[1]|u_rx[5]|Selector3~1|dataa macro_inst|u_uart[1]|u_rx[5]|Selector3~1|A
macro_inst|u_uart[1]|u_rx[5]|Selector3~1|datab macro_inst|u_uart[1]|u_rx[5]|Selector3~1|B
macro_inst|u_uart[1]|u_rx[5]|Selector3~1|datac macro_inst|u_uart[1]|u_rx[5]|Selector3~1|C
macro_inst|u_uart[1]|u_rx[5]|Selector3~1|datad macro_inst|u_uart[1]|u_rx[5]|Selector3~1|D
macro_inst|u_uart[1]|u_rx[5]|Selector3~1|combout macro_inst|u_uart[1]|u_rx[5]|Selector3~1|LutOut
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP~0|dataa macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP~0|A
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP~0|datab macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP~0|B
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP~0|datac macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP~0|C
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP~0|datad macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP~0|D
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP~0|combout macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_STOP~0|LutOut
macro_inst|u_uart[1]|u_rx[5]|Selector2~3|dataa macro_inst|u_uart[1]|u_rx[5]|Selector2~3|A
macro_inst|u_uart[1]|u_rx[5]|Selector2~3|datab macro_inst|u_uart[1]|u_rx[5]|Selector2~3|B
macro_inst|u_uart[1]|u_rx[5]|Selector2~3|datac macro_inst|u_uart[1]|u_rx[5]|Selector2~3|C
macro_inst|u_uart[1]|u_rx[5]|Selector2~3|datad macro_inst|u_uart[1]|u_rx[5]|Selector2~3|D
macro_inst|u_uart[1]|u_rx[5]|Selector2~3|combout macro_inst|u_uart[1]|u_rx[5]|Selector2~3|LutOut
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY~0|dataa macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY~0|A
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY~0|datab macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY~0|B
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY~0|datac macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY~0|C
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY~0|datad macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY~0|D
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY~0|combout macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_PARITY~0|LutOut
macro_inst|u_uart[1]|u_rx[5]|Selector4~1|dataa macro_inst|u_uart[1]|u_rx[5]|rx_bit|A
macro_inst|u_uart[1]|u_rx[5]|Selector4~1|datab macro_inst|u_uart[1]|u_rx[5]|rx_bit|B
macro_inst|u_uart[1]|u_rx[5]|Selector4~1|datac macro_inst|u_uart[1]|u_rx[5]|rx_bit|C
macro_inst|u_uart[1]|u_rx[5]|Selector4~1|datad macro_inst|u_uart[1]|u_rx[5]|rx_bit|D
macro_inst|u_uart[1]|u_rx[5]|rx_bit|clk macro_inst|u_uart[1]|u_rx[5]|rx_bit|Clk
macro_inst|u_uart[1]|u_rx[5]|rx_bit|clrn macro_inst|u_uart[1]|u_rx[5]|rx_bit|AsyncReset
macro_inst|u_uart[1]|u_rx[5]|rx_bit|sclr macro_inst|u_uart[1]|u_rx[5]|rx_bit|SyncReset
macro_inst|u_uart[1]|u_rx[5]|rx_bit|sload macro_inst|u_uart[1]|u_rx[5]|rx_bit|SyncLoad
macro_inst|u_uart[1]|u_rx[5]|Selector4~1|combout macro_inst|u_uart[1]|u_rx[5]|rx_bit|LutOut
macro_inst|u_uart[1]|u_rx[5]|rx_bit|q macro_inst|u_uart[1]|u_rx[5]|rx_bit|Q
macro_inst|u_uart[1]|u_rx[5]|Selector2~5|dataa macro_inst|u_uart[1]|u_rx[5]|Selector2~5|A
macro_inst|u_uart[1]|u_rx[5]|Selector2~5|datab macro_inst|u_uart[1]|u_rx[5]|Selector2~5|B
macro_inst|u_uart[1]|u_rx[5]|Selector2~5|datac macro_inst|u_uart[1]|u_rx[5]|Selector2~5|C
macro_inst|u_uart[1]|u_rx[5]|Selector2~5|datad macro_inst|u_uart[1]|u_rx[5]|Selector2~5|D
macro_inst|u_uart[1]|u_rx[5]|Selector2~5|combout macro_inst|u_uart[1]|u_rx[5]|Selector2~5|LutOut
macro_inst|u_uart[1]|u_rx[5]|Selector3~0|dataa macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|A
macro_inst|u_uart[1]|u_rx[5]|Selector3~0|datab macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|B
macro_inst|u_uart[1]|u_rx[5]|Selector3~0|datac macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|C
macro_inst|u_uart[1]|u_rx[5]|Selector3~0|datad macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|D
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|clk macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|Clk
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|clrn macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|AsyncReset
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|sclr macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|SyncReset
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|sload macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|SyncLoad
macro_inst|u_uart[1]|u_rx[5]|Selector3~0|combout macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|LutOut
macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|q macro_inst|u_uart[1]|u_rx[5]|rx_state.UART_IDLE|Q
macro_inst|u_uart[1]|u_rx[5]|Selector2~4|dataa macro_inst|u_uart[1]|u_rx[5]|Selector2~4|A
macro_inst|u_uart[1]|u_rx[5]|Selector2~4|datab macro_inst|u_uart[1]|u_rx[5]|Selector2~4|B
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macro_inst|u_apb_mux|apb_in_prdata[12]|datad macro_inst|u_ahb2apb|prdata[12]|D
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macro_inst|u_uart[0]|u_tx[3]|tx_stop|datac macro_inst|u_uart[0]|u_tx[3]|tx_stop|C
macro_inst|u_uart[0]|u_tx[3]|tx_stop|datad macro_inst|u_uart[0]|u_tx[3]|tx_stop|D
macro_inst|u_uart[0]|u_tx[3]|tx_stop|combout macro_inst|u_uart[0]|u_tx[3]|tx_stop|LutOut
macro_inst|u_apb_mux|pr_select[0]~0|dataa macro_inst|u_apb_mux|pr_select[0]|A
macro_inst|u_apb_mux|pr_select[0]~0|datab macro_inst|u_apb_mux|pr_select[0]|B
macro_inst|u_apb_mux|pr_select[0]~0|datac macro_inst|u_apb_mux|pr_select[0]|C
macro_inst|u_apb_mux|pr_select[0]~0|datad macro_inst|u_apb_mux|pr_select[0]|D
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macro_inst|u_apb_mux|pr_select[0]~0|combout macro_inst|u_apb_mux|pr_select[0]|LutOut
macro_inst|u_apb_mux|pr_select[0]|q macro_inst|u_apb_mux|pr_select[0]|Q
macro_inst|u_ahb2apb|prdata[12]|ena clken_ctrl_X61_Y3_N0|ClkEn
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macro_inst|u_uart[1]|u_regs|Selector3~4|datab macro_inst|u_uart[1]|u_regs|apb_prdata[9]|B
macro_inst|u_uart[1]|u_regs|Selector3~4|datac macro_inst|u_uart[1]|u_regs|apb_prdata[9]|C
macro_inst|u_uart[1]|u_regs|Selector3~4|datad macro_inst|u_uart[1]|u_regs|apb_prdata[9]|D
macro_inst|u_uart[1]|u_regs|apb_prdata[9]|clk macro_inst|u_uart[1]|u_regs|apb_prdata[9]|Clk
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macro_inst|u_uart[1]|u_regs|Selector3~4|combout macro_inst|u_uart[1]|u_regs|apb_prdata[9]|LutOut
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macro_inst|u_uart[1]|u_regs|Selector1~4|datab macro_inst|u_uart[1]|u_regs|apb_prdata[11]|B
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macro_inst|u_uart[1]|u_regs|Selector1~4|datad macro_inst|u_uart[1]|u_regs|apb_prdata[11]|D
macro_inst|u_uart[1]|u_regs|apb_prdata[11]|clk macro_inst|u_uart[1]|u_regs|apb_prdata[11]|Clk
macro_inst|u_uart[1]|u_regs|apb_prdata[11]|clrn macro_inst|u_uart[1]|u_regs|apb_prdata[11]|AsyncReset
macro_inst|u_uart[1]|u_regs|Selector1~4|combout macro_inst|u_uart[1]|u_regs|apb_prdata[11]|LutOut
macro_inst|u_uart[1]|u_regs|apb_prdata[11]|q macro_inst|u_uart[1]|u_regs|apb_prdata[11]|Q
macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]~13|dataa macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|A
macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]~13|datab macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|B
macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]~13|datac macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|C
macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]~13|datad macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|D
macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|clk macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|Clk
macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|clrn macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|AsyncReset
macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|sclr macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|SyncReset
macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|sload macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|SyncLoad
macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]~13|combout macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|LutOut
macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|q macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|Q
macro_inst|u_uart[1]|u_regs|break_error_ie[5]|ena clken_ctrl_X61_Y6_N0|ClkEn
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macro_inst|u_uart[1]|u_regs|parity_error_ie[5]|ena clken_ctrl_X61_Y6_N0|ClkEn
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macro_inst|u_uart[1]|u_regs|tx_complete_ie[5]|ena clken_ctrl_X61_Y6_N0|ClkEn
macro_inst|u_uart[1]|u_regs|apb_prdata[9]|ena clken_ctrl_X61_Y6_N1|ClkEn
macro_inst|u_uart[1]|u_regs|apb_prdata[11]|ena clken_ctrl_X61_Y6_N1|ClkEn
macro_inst|u_uart[1]|u_regs|overrun_error_ie[5]|ena clken_ctrl_X61_Y6_N0|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_stop|dataa macro_inst|u_uart[1]|u_tx[5]|tx_stop|A
macro_inst|u_uart[1]|u_tx[5]|tx_stop|datab macro_inst|u_uart[1]|u_tx[5]|tx_stop|B
macro_inst|u_uart[1]|u_tx[5]|tx_stop|datac macro_inst|u_uart[1]|u_tx[5]|tx_stop|C
macro_inst|u_uart[1]|u_tx[5]|tx_stop|datad macro_inst|u_uart[1]|u_tx[5]|tx_stop|D
macro_inst|u_uart[1]|u_tx[5]|tx_stop|combout macro_inst|u_uart[1]|u_tx[5]|tx_stop|LutOut
macro_inst|u_uart[1]|u_regs|tx_write~3|dataa macro_inst|u_uart[1]|u_regs|tx_write[3]|A
macro_inst|u_uart[1]|u_regs|tx_write~3|datab macro_inst|u_uart[1]|u_regs|tx_write[3]|B
macro_inst|u_uart[1]|u_regs|tx_write~3|datac macro_inst|u_uart[1]|u_regs|tx_write[3]|C
macro_inst|u_uart[1]|u_regs|tx_write~3|datad macro_inst|u_uart[1]|u_regs|tx_write[3]|D
macro_inst|u_uart[1]|u_regs|tx_write[3]|clk macro_inst|u_uart[1]|u_regs|tx_write[3]|Clk
macro_inst|u_uart[1]|u_regs|tx_write[3]|clrn macro_inst|u_uart[1]|u_regs|tx_write[3]|AsyncReset
macro_inst|u_uart[1]|u_regs|tx_write~3|combout macro_inst|u_uart[1]|u_regs|tx_write[3]|LutOut
macro_inst|u_uart[1]|u_regs|tx_write[3]|q macro_inst|u_uart[1]|u_regs|tx_write[3]|Q
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START~1|dataa macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START|A
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macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START~1|datac macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START|C
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START~1|datad macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START|D
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START|clk macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START|clrn macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START~1|combout macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START|q macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START|Q
macro_inst|u_uart[1]|u_regs|status_reg[2]~1|dataa macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|A
macro_inst|u_uart[1]|u_regs|status_reg[2]~1|datab macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|B
macro_inst|u_uart[1]|u_regs|status_reg[2]~1|datac macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|C
macro_inst|u_uart[1]|u_regs|status_reg[2]~1|datad macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|D
macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|clk macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|Clk
macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|clrn macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|AsyncReset
macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|sclr macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|SyncReset
macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|sload macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|SyncLoad
macro_inst|u_uart[1]|u_regs|status_reg[2]~1|combout macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|LutOut
macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|q macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|Q
macro_inst|u_uart[1]|u_tx[1]|Selector3~1|dataa macro_inst|u_uart[1]|u_tx[1]|tx_state.UART_PARITY|A
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macro_inst|u_uart[1]|u_tx[1]|Selector3~1|datac macro_inst|u_uart[1]|u_tx[1]|tx_state.UART_PARITY|C
macro_inst|u_uart[1]|u_tx[1]|Selector3~1|datad macro_inst|u_uart[1]|u_tx[1]|tx_state.UART_PARITY|D
macro_inst|u_uart[1]|u_tx[1]|tx_state.UART_PARITY|clk macro_inst|u_uart[1]|u_tx[1]|tx_state.UART_PARITY|Clk
macro_inst|u_uart[1]|u_tx[1]|tx_state.UART_PARITY|clrn macro_inst|u_uart[1]|u_tx[1]|tx_state.UART_PARITY|AsyncReset
macro_inst|u_uart[1]|u_tx[1]|Selector3~1|combout macro_inst|u_uart[1]|u_tx[1]|tx_state.UART_PARITY|LutOut
macro_inst|u_uart[1]|u_tx[1]|tx_state.UART_PARITY|q macro_inst|u_uart[1]|u_tx[1]|tx_state.UART_PARITY|Q
macro_inst|u_uart[1]|u_tx[1]|Selector3~0|dataa macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|A
macro_inst|u_uart[1]|u_tx[1]|Selector3~0|datab macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|B
macro_inst|u_uart[1]|u_tx[1]|Selector3~0|datac macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|C
macro_inst|u_uart[1]|u_tx[1]|Selector3~0|datad macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|D
macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|clk macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|Clk
macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|clrn macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|AsyncReset
macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|sclr macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|SyncReset
macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|sload macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|SyncLoad
macro_inst|u_uart[1]|u_tx[1]|Selector3~0|combout macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|LutOut
macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|q macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|Q
macro_inst|u_uart[1]|u_tx[5]|Selector5~3|dataa macro_inst|u_uart[1]|u_tx[5]|Selector5~3|A
macro_inst|u_uart[1]|u_tx[5]|Selector5~3|datab macro_inst|u_uart[1]|u_tx[5]|Selector5~3|B
macro_inst|u_uart[1]|u_tx[5]|Selector5~3|datac macro_inst|u_uart[1]|u_tx[5]|Selector5~3|C
macro_inst|u_uart[1]|u_tx[5]|Selector5~3|datad macro_inst|u_uart[1]|u_tx[5]|Selector5~3|D
macro_inst|u_uart[1]|u_tx[5]|Selector5~3|combout macro_inst|u_uart[1]|u_tx[5]|Selector5~3|LutOut
macro_inst|u_uart[1]|u_regs|interrupts~25|dataa macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|A
macro_inst|u_uart[1]|u_regs|interrupts~25|datab macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|B
macro_inst|u_uart[1]|u_regs|interrupts~25|datac macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|C
macro_inst|u_uart[1]|u_regs|interrupts~25|datad macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|D
macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|clk macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|Clk
macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|clrn macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|AsyncReset
macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|sclr macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|SyncReset
macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|sload macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|SyncLoad
macro_inst|u_uart[1]|u_regs|interrupts~25|combout macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|LutOut
macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|q macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|Q
macro_inst|u_uart[1]|u_tx[5]|fifo_rden|dataa macro_inst|u_uart[1]|u_tx[5]|fifo_rden|A
macro_inst|u_uart[1]|u_tx[5]|fifo_rden|datab macro_inst|u_uart[1]|u_tx[5]|fifo_rden|B
macro_inst|u_uart[1]|u_tx[5]|fifo_rden|datac macro_inst|u_uart[1]|u_tx[5]|fifo_rden|C
macro_inst|u_uart[1]|u_tx[5]|fifo_rden|datad macro_inst|u_uart[1]|u_tx[5]|fifo_rden|D
macro_inst|u_uart[1]|u_tx[5]|fifo_rden|combout macro_inst|u_uart[1]|u_tx[5]|fifo_rden|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|wrreq|dataa macro_inst|u_uart[1]|u_tx[5]|tx_fifo|wrreq|A
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|wrreq|datab macro_inst|u_uart[1]|u_tx[5]|tx_fifo|wrreq|B
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|wrreq|datac macro_inst|u_uart[1]|u_tx[5]|tx_fifo|wrreq|C
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|wrreq|datad macro_inst|u_uart[1]|u_tx[5]|tx_fifo|wrreq|D
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|wrreq|combout macro_inst|u_uart[1]|u_tx[5]|tx_fifo|wrreq|LutOut
macro_inst|u_uart[1]|u_tx[5]|Selector0~0|dataa macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_IDLE|A
macro_inst|u_uart[1]|u_tx[5]|Selector0~0|datab macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_IDLE|B
macro_inst|u_uart[1]|u_tx[5]|Selector0~0|datac macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_IDLE|C
macro_inst|u_uart[1]|u_tx[5]|Selector0~0|datad macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_IDLE|D
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_IDLE|clk macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_IDLE|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_IDLE|clrn macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_IDLE|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|Selector0~0|combout macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_IDLE|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_IDLE|q macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_IDLE|Q
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter~0|dataa macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter[0]|A
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter~0|datab macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter[0]|B
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter~0|datac macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter[0]|C
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter~0|datad macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter[0]|D
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter[0]|clk macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter[0]|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter[0]|clrn macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter[0]|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter~0|combout macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter[0]|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter[0]|q macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter[0]|Q
macro_inst|u_uart[1]|u_regs|interrupts~29|dataa macro_inst|u_uart[1]|u_regs|interrupts[5]|A
macro_inst|u_uart[1]|u_regs|interrupts~29|datab macro_inst|u_uart[1]|u_regs|interrupts[5]|B
macro_inst|u_uart[1]|u_regs|interrupts~29|datac macro_inst|u_uart[1]|u_regs|interrupts[5]|C
macro_inst|u_uart[1]|u_regs|interrupts~29|datad macro_inst|u_uart[1]|u_regs|interrupts[5]|D
macro_inst|u_uart[1]|u_regs|interrupts[5]|clk macro_inst|u_uart[1]|u_regs|interrupts[5]|Clk
macro_inst|u_uart[1]|u_regs|interrupts[5]|clrn macro_inst|u_uart[1]|u_regs|interrupts[5]|AsyncReset
macro_inst|u_uart[1]|u_regs|interrupts~29|combout macro_inst|u_uart[1]|u_regs|interrupts[5]|LutOut
macro_inst|u_uart[1]|u_regs|interrupts[5]|q macro_inst|u_uart[1]|u_regs|interrupts[5]|Q
macro_inst|u_uart[1]|u_regs|interrupts~26|dataa macro_inst|u_uart[1]|u_regs|interrupts~26|A
macro_inst|u_uart[1]|u_regs|interrupts~26|datab macro_inst|u_uart[1]|u_regs|interrupts~26|B
macro_inst|u_uart[1]|u_regs|interrupts~26|datac macro_inst|u_uart[1]|u_regs|interrupts~26|C
macro_inst|u_uart[1]|u_regs|interrupts~26|datad macro_inst|u_uart[1]|u_regs|interrupts~26|D
macro_inst|u_uart[1]|u_regs|interrupts~26|combout macro_inst|u_uart[1]|u_regs|interrupts~26|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START~0|dataa macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START~0|A
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START~0|datab macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START~0|B
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START~0|datac macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START~0|C
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START~0|datad macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START~0|D
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START~0|combout macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START~0|LutOut
macro_inst|u_uart[1]|u_regs|tx_write~5|dataa macro_inst|u_uart[1]|u_regs|tx_write[5]|A
macro_inst|u_uart[1]|u_regs|tx_write~5|datab macro_inst|u_uart[1]|u_regs|tx_write[5]|B
macro_inst|u_uart[1]|u_regs|tx_write~5|datac macro_inst|u_uart[1]|u_regs|tx_write[5]|C
macro_inst|u_uart[1]|u_regs|tx_write~5|datad macro_inst|u_uart[1]|u_regs|tx_write[5]|D
macro_inst|u_uart[1]|u_regs|tx_write[5]|clk macro_inst|u_uart[1]|u_regs|tx_write[5]|Clk
macro_inst|u_uart[1]|u_regs|tx_write[5]|clrn macro_inst|u_uart[1]|u_regs|tx_write[5]|AsyncReset
macro_inst|u_uart[1]|u_regs|tx_write~5|combout macro_inst|u_uart[1]|u_regs|tx_write[5]|LutOut
macro_inst|u_uart[1]|u_regs|tx_write[5]|q macro_inst|u_uart[1]|u_regs|tx_write[5]|Q
macro_inst|u_uart[1]|u_regs|tx_write[3]|ena clken_ctrl_X61_Y7_N0|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_START|ena clken_ctrl_X61_Y7_N0|ClkEn
macro_inst|u_uart[1]|u_regs|rx_not_empty_ie[5]|ena clken_ctrl_X61_Y7_N1|ClkEn
macro_inst|u_uart[1]|u_tx[1]|tx_state.UART_PARITY|ena clken_ctrl_X61_Y7_N0|ClkEn
macro_inst|u_uart[1]|u_regs|framing_error_ie[5]|ena clken_ctrl_X61_Y7_N1|ClkEn
macro_inst|u_uart[1]|u_regs|tx_not_full_ie[5]|ena clken_ctrl_X61_Y7_N1|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_state.UART_IDLE|ena clken_ctrl_X61_Y7_N0|ClkEn
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|counter[0]|ena clken_ctrl_X61_Y7_N0|ClkEn
macro_inst|u_uart[1]|u_regs|interrupts[5]|ena clken_ctrl_X61_Y7_N0|ClkEn
macro_inst|u_uart[1]|u_regs|tx_write[5]|ena clken_ctrl_X61_Y7_N0|ClkEn
macro_inst|u_uart[1]|u_baud|Equal1~2|dataa macro_inst|u_uart[1]|u_baud|Equal1~2|A
macro_inst|u_uart[1]|u_baud|Equal1~2|datab macro_inst|u_uart[1]|u_baud|Equal1~2|B
macro_inst|u_uart[1]|u_baud|Equal1~2|datac macro_inst|u_uart[1]|u_baud|Equal1~2|C
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macro_inst|u_uart[1]|u_tx[4]|tx_shift_reg[6]|ena clken_ctrl_X62_Y12_N1|ClkEn
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macro_inst|u_uart[1]|u_tx[4]|tx_shift_reg[1]|ena clken_ctrl_X62_Y12_N1|ClkEn
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macro_inst|u_uart[0]|u_tx[2]|tx_data_cnt~2|datad macro_inst|u_uart[0]|u_tx[2]|tx_data_cnt[0]|D
macro_inst|u_uart[0]|u_tx[2]|tx_data_cnt[0]|clk macro_inst|u_uart[0]|u_tx[2]|tx_data_cnt[0]|Clk
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macro_inst|u_uart[0]|u_tx[4]|tx_bit|ena clken_ctrl_X62_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_rx[4]|rx_in[1]|ena clken_ctrl_X62_Y2_N1|ClkEn
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|counter[0]|ena clken_ctrl_X62_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_regs|tx_write[4]|ena clken_ctrl_X62_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_tx[4]|tx_state.UART_IDLE|ena clken_ctrl_X62_Y2_N0|ClkEn
macro_inst|u_uart[0]|u_tx[3]|tx_state.UART_STOP|ena clken_ctrl_X62_Y2_N0|ClkEn
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macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[2]|clrn macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[2]|AsyncReset
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt~3|combout macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[2]|LutOut
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[2]|q macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[2]|Q
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macro_inst|u_uart[0]|u_tx[3]|tx_bit|clrn macro_inst|u_uart[0]|u_tx[3]|tx_bit|AsyncReset
macro_inst|u_uart[0]|u_tx[3]|always6~1|combout macro_inst|u_uart[0]|u_tx[3]|tx_bit|LutOut
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macro_inst|u_uart[0]|u_tx[3]|tx_baud_cnt[0]~4|datac macro_inst|u_uart[0]|u_tx[3]|tx_baud_cnt[0]|C
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macro_inst|u_uart[0]|u_tx[3]|tx_baud_cnt[3]~10|datac macro_inst|u_uart[0]|u_tx[3]|tx_baud_cnt[3]|C
macro_inst|u_uart[0]|u_tx[3]|tx_baud_cnt[3]~10|datad macro_inst|u_uart[0]|u_tx[3]|tx_baud_cnt[3]|D
macro_inst|u_uart[0]|u_tx[3]|tx_baud_cnt[3]~10|cin macro_inst|u_uart[0]|u_tx[3]|tx_baud_cnt[3]|Cin
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macro_inst|u_uart[0]|u_tx[3]|tx_baud_cnt[3]|q macro_inst|u_uart[0]|u_tx[3]|tx_baud_cnt[3]|Q
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macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt~2|datad macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]|D
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]|clk macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]|Clk
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]|clrn macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]|AsyncReset
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt~2|combout macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]|LutOut
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]|q macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]|Q
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macro_inst|u_uart[0]|u_tx[3]|always0~0|datad macro_inst|u_uart[0]|u_tx[3]|always0~0|D
macro_inst|u_uart[0]|u_tx[3]|always0~0|combout macro_inst|u_uart[0]|u_tx[3]|always0~0|LutOut
macro_inst|u_uart[0]|u_tx[3]|always6~0|dataa macro_inst|u_uart[0]|u_tx[3]|always6~0|A
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macro_inst|u_uart[0]|u_tx[3]|always6~0|datad macro_inst|u_uart[0]|u_tx[3]|always6~0|D
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macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt~0|dataa macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[1]|A
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt~0|datab macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[1]|B
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt~0|datac macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[1]|C
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt~0|datad macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[1]|D
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[1]|clk macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[1]|Clk
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[1]|clrn macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[1]|AsyncReset
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt~0|combout macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[1]|LutOut
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[1]|q macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[1]|Q
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]~1|dataa macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]~1|A
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macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]~1|datac macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]~1|C
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]~1|datad macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]~1|D
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]~1|combout macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]~1|LutOut
macro_inst|u_uart[0]|u_tx[3]|tx_state.UART_PARITY|ena clken_ctrl_X62_Y3_N0|ClkEn
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[2]|ena clken_ctrl_X62_Y3_N1|ClkEn
macro_inst|u_uart[0]|u_tx[3]|tx_bit|ena clken_ctrl_X62_Y3_N0|ClkEn
macro_inst|u_uart[0]|u_tx[3]|tx_state.UART_DATA|ena clken_ctrl_X62_Y3_N0|ClkEn
macro_inst|u_uart[0]|u_tx[3]|tx_baud_cnt[0]|ena clken_ctrl_X62_Y3_N0|ClkEn
macro_inst|u_uart[0]|u_tx[3]|tx_state.UART_START|ena clken_ctrl_X62_Y3_N0|ClkEn
macro_inst|u_uart[0]|u_tx[3]|tx_baud_cnt[1]|ena clken_ctrl_X62_Y3_N0|ClkEn
macro_inst|u_uart[0]|u_tx[3]|tx_baud_cnt[2]|ena clken_ctrl_X62_Y3_N0|ClkEn
macro_inst|u_uart[0]|u_tx[3]|tx_baud_cnt[3]|ena clken_ctrl_X62_Y3_N0|ClkEn
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[0]|ena clken_ctrl_X62_Y3_N1|ClkEn
macro_inst|u_uart[0]|u_tx[3]|tx_data_cnt[1]|ena clken_ctrl_X62_Y3_N1|ClkEn
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][6]__feeder|datac macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][6]|C
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][6]__feeder|datad macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][6]|D
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][6]|clk macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][6]|Clk
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][6]|clrn macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][6]|AsyncReset
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][6]__feeder|combout macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][6]|LutOut
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][6]|q macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][6]|Q
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][2]__feeder|datac macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][2]|C
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][2]__feeder|datad macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][2]|D
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][2]|clk macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][2]|Clk
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][2]|clrn macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][2]|AsyncReset
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][2]__feeder|combout macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][2]|LutOut
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][2]|q macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][2]|Q
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][3]__feeder|datac macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][3]|C
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][3]__feeder|datad macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][3]|D
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][3]|clk macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][3]|Clk
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][3]|clrn macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][3]|AsyncReset
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][3]__feeder|combout macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][3]|LutOut
macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][3]|q macro_inst|u_uart[0]|u_tx[4]|tx_fifo|fifo[1][3]|Q
macro_inst|u_uart[0]|u_tx[4]|tx_shift_reg~8|dataa macro_inst|u_uart[0]|u_tx[4]|tx_shift_reg[7]|A
macro_inst|u_uart[0]|u_tx[4]|tx_shift_reg~8|datab macro_inst|u_uart[0]|u_tx[4]|tx_shift_reg[7]|B
macro_inst|u_uart[0]|u_tx[4]|tx_shift_reg~8|datac macro_inst|u_uart[0]|u_tx[4]|tx_shift_reg[7]|C
macro_inst|u_uart[0]|u_tx[4]|tx_shift_reg~8|datad macro_inst|u_uart[0]|u_tx[4]|tx_shift_reg[7]|D
macro_inst|u_uart[0]|u_tx[4]|tx_shift_reg[7]|clk macro_inst|u_uart[0]|u_tx[4]|tx_shift_reg[7]|Clk
macro_inst|u_uart[0]|u_tx[4]|tx_shift_reg[7]|clrn macro_inst|u_uart[0]|u_tx[4]|tx_shift_reg[7]|AsyncReset
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macro_inst|u_uart[1]|u_tx[4]|tx_parity|ena clken_ctrl_X62_Y6_N0|ClkEn
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macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~6|combout macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[5]|LutOut
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macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][7]__feeder|combout macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][7]|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][7]|q macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][7]|Q
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][1]__feeder|datac macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][1]|C
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][1]__feeder|datad macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][1]|D
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macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][1]|clrn macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][1]|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][1]__feeder|combout macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][1]|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][1]|q macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][1]|Q
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][0]__feeder|datac macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][0]|C
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][0]__feeder|datad macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][0]|D
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][0]|clk macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][0]|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][0]|clrn macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][0]|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][0]__feeder|combout macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][0]|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][0]|q macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][0]|Q
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][5]__feeder|datac macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][5]|C
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][5]__feeder|datad macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][5]|D
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macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][5]|clrn macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][5]|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][5]__feeder|combout macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][5]|LutOut
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macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~3|datab macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[2]|B
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~3|datac macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[2]|C
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~3|datad macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[2]|D
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[2]|clk macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[2]|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[2]|clrn macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[2]|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~3|combout macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[2]|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[2]|q macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[2]|Q
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[3]~1|dataa macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][2]|A
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[3]~1|datab macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][2]|B
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[3]~1|datac macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][2]|C
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[3]~1|datad macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][2]|D
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][2]|clk macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][2]|Clk
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macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~7|datac macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[6]|C
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macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~5|datac macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[4]|C
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~5|datad macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[4]|D
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[4]|clk macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[4]|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[4]|clrn macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[4]|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~5|combout macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[4]|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[4]|q macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[4]|Q
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macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~4|datac macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[3]|C
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~4|datad macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[3]|D
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[3]|clk macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[3]|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[3]|clrn macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[3]|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~4|combout macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[3]|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[3]|q macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[3]|Q
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][3]__feeder|datac macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][3]|C
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][3]__feeder|datad macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][3]|D
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][3]|clk macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][3]|Clk
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][3]|clrn macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][3]|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][3]__feeder|combout macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][3]|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][3]|q macro_inst|u_uart[1]|u_tx[5]|tx_fifo|fifo[1][3]|Q
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~2|dataa macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[1]|A
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~2|datab macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[1]|B
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~2|datac macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[1]|C
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~2|datad macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[1]|D
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macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[1]|clrn macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[1]|AsyncReset
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~2|combout macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[1]|LutOut
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[1]|q macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[1]|Q
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~8|dataa macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[7]|A
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macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~8|datac macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[7]|C
macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg~8|datad macro_inst|u_uart[1]|u_tx[5]|tx_shift_reg[7]|D
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macro_inst|u_uart[1]|u_tx[3]|tx_data_cnt[2]~1|datac macro_inst|u_uart[1]|u_tx[3]|tx_data_cnt[2]~1|C
macro_inst|u_uart[1]|u_tx[3]|tx_data_cnt[2]~1|datad macro_inst|u_uart[1]|u_tx[3]|tx_data_cnt[2]~1|D
macro_inst|u_uart[1]|u_tx[3]|tx_data_cnt[2]~1|combout macro_inst|u_uart[1]|u_tx[3]|tx_data_cnt[2]~1|LutOut
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macro_inst|u_uart[1]|u_tx[3]|tx_baud_cnt[3]~10|datab macro_inst|u_uart[1]|u_tx[3]|tx_baud_cnt[3]|B
macro_inst|u_uart[1]|u_tx[3]|tx_baud_cnt[3]~10|datac macro_inst|u_uart[1]|u_tx[3]|tx_baud_cnt[3]|C
macro_inst|u_uart[1]|u_tx[3]|tx_baud_cnt[3]~10|datad macro_inst|u_uart[1]|u_tx[3]|tx_baud_cnt[3]|D
macro_inst|u_uart[1]|u_tx[3]|tx_baud_cnt[3]~10|cin macro_inst|u_uart[1]|u_tx[3]|tx_baud_cnt[3]|Cin
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macro_inst|u_uart[1]|u_tx[3]|tx_baud_cnt[3]|q macro_inst|u_uart[1]|u_tx[3]|tx_baud_cnt[3]|Q
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macro_inst|u_uart[1]|u_tx[3]|tx_data_cnt~2|datad macro_inst|u_uart[1]|u_tx[3]|tx_data_cnt[0]|D
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